システムオンチップのテストスケジューリングとテストアクセス機構

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来日以来、精力的に研究打ち合わせを行い、システムオンチップのテストアクセス機構の研究およびその最適なテストスケジューリング法に関する研究を行った。主な研究成果は、(1)低消費電力の下でのテストアクセス機構のスケジューリング法の研究、(2)コアベース設計に対する効率の良いテストソリューションの研究、(3)先取りと再構成可能なラッパーを用いた最適なテストアクセススケジューリング法の研究、(4)システムオンチップ設計のためのテスト資源分割と最適化に関する研究、である。研究過程で次々と新しいアイディアが出され、それらを奈良先端科学技術大学院大学・情報科学研究科の技術報告NAIST Technical Report(2件)、IEEE主催の国際会議(Asian Test Symposium, European Test Workshop, Workshop on RTL and High Level Testing)(3件)、電子情報通信学会フォールトトレラントシステム研究会(1件)、に既に発表済みであり、さらに国際会議(VTS'03)に投稿した論文は採択され、2003年5月にアメリカで発表予定である。さらにこれまでに国際会議に発表した論文3編を、国際的に権威のあるIEEEの学術雑誌IEEE Trans. on Computers, IEEE Trans. on CAD, IEEE Trahs. on VLSI Systems、に投稿した。