ナノスケールMOSFET中の量子効果と高性能デバイスへの応用に関する研究

本研究の目的は,量子効果を積極的に利用し,極薄チャネルSOI MOSFETの高性能化をはかることである.本研究では,電流駆動力の向上,低消費電力化,特性ばらつきの低減という3つの重要なデバイス特性を改善する方法を提案し,実験的に検証した.これらの結果は,今後10年以内に量産されると予想されるサブ20nm MOSFETを実現する上で重要な技術である.電流駆動力の向上に関しては,SOI膜厚が6nm以下の領域において基板面方位(110)pMOSFETはこれまでに報告されている他のデバイスと比較して正孔移動度が最高の値となることを示した.サブバンド変調による移動度増加,基板垂直方向の有効質量が大きいことによる膜厚ゆらぎ散乱の抑制が移動度向上の物理的起源である.また,(110)ダブルゲートnMOSFETは,SOI膜厚5nmにおいて電子移動度が向上することを示した.移動度向上の物理的起源は電界緩和による表面ラフネス散乱の低減にある.さらに,移動度の値から遅延時間を見積もり比較した結果,(100)面上に<110>方向に作製したFinFETが将来もっとも有望なデバイス構造であることを示した.低消費電力化に関しては,SOI膜厚を薄膜化するほど調整範囲が増大することを述べ,古典的な効果と量子力学的な効果の2つが共存することを示した.量子力学的な効果によるしきい値電圧調整範囲増大の起源は量子閉じ込め効果によってフロント,バック両界面の基底準位が上昇することによるものであることを示した.特性ばらつきの低減に関しては,SOI層の薄膜化に伴いしきい値電圧ばらつきが大きくなることを示し,また,しきい値ばらつきは基板バイアスを印加することによって抑制可能であることを示した.これは,基板バイアスによる量子閉じ込め効果がSOI膜厚の厚いデバイスに対してより強く働くことを利用した手法である。

本研究の目的は,量子効果を積極的に利用し,極薄チャネルSOI MOSFETの高性能化をはかることである.本研究では,電流駆動力の向上,低消費電力化,特性ばらつきの低減という3つの重要なデバイス特性を改善する方法を提案し,実験的に検証した.これらの結果は,今後10年以内に量産されると予想されるサブ20nm MOSFETを実現する上で重要な技術である.電流駆動力の向上に関しては,SOI膜厚が6nm以下の領域において基板面方位(110)pMOSFETはこれまでに報告されている他のデバイスと比較して正孔移動度が最高の値となることを示した.サブバンド変調による移動度増加,基板垂直方向の有効質量が大きいことによる膜厚ゆらぎ散乱の抑制が移動度向上の物理的起源である.また,(110)ダブルゲートnMOSFETは,SOI膜厚5nmにおいて電子移動度が向上することを示した.移動度向上の物理的起源は電界緩和による表面ラフネス散乱の低減にある.さらに,移動度の値から遅延時間を見積もり比較した結果,(100)面上に<110>方向に作製したFinFETが将来もっとも有望なデバイス構造であることを示した.低消費電力化に関しては,SOI膜厚を薄膜化するほど調整範囲が増大することを述べ,古典的な効果と量子力学的な効果の2つが共存することを示した.量子力学的な効果によるしきい値電圧調整範囲増大の起源は量子閉じ込め効果によってフロント,バック両界面の基底準位が上昇することによるものであることを示した.特性ばらつきの低減に関しては,SOI層の薄膜化に伴いしきい値電圧ばらつきが大きくなることを示し,また,しきい値ばらつきは基板バイアスを印加することによって抑制可能であることを示した.これは,基板バイアスによる量子閉じ込め効果がSOI膜厚の厚いデバイスに対してより強く働くことを利用した手法である。