ダイナミック差分再構成型ゲートアレイ

差分光再構成型ゲートアレイでは任意の部分再構成が可能な反面、再構成回路がVLSI実装面積の47%近くに達し、ゲートアレイ部を圧迫する問題があった。我々はこの実装面積を削減する手段としてダイナミック差分・光再構成回路を提案してきた。16年度の研究では、このダイナミック差分・光再構成回路部のトランジスタ、キャパシターの最適化を行い、差分機能を持つ光再構成回路の中で世界最小となるダイナミック差分・光再構成回路セルの開発に成功した。17年度の研究では、16年度の研究成果をベースにして、最大動作周波数、消費電力、実装面積の3つの視点から、従来の差分・光再構成回路との比較検証を行った。0.35um-CMOSプロセスに実装した例では、実装面積が61%に削減、消費電力はほぼ等しく、最大動作周波数のみ従来の1GHzから645MHzに低下することが確認された。しかし、ゲートアレイ上に実装された回路の動作には十数ナノ秒程度の処理時間が必要であることから、クロック毎に動的に再構成を行う場合でも約100MHz程度の動作が保証されれば十分である。よって、ダイナミック差分・光再構成回路は従来の差分光再構成回路と比べて、消費電力、動作周波数の面で遜色が無く、かつ高密度・差分光再構成型ゲートアレイの実現が可能であることから、非常に有効な実装手法であることが証明できた。現在までの研究で、従来の手法では0.35um-4.9mm角CMOSプロセスチップに272ゲートしか実装できなかったのに対し、ダイナミック差分・光再構成回路を用いる場合には、0.35um-14.2mm角CMOSプロセスチップに対し、10,625ゲートまで実装できることを明らかにしている。

差分光再構成型ゲートアレイでは任意の部分再構成が可能な反面、再構成回路がVLSI実装面積の47%近くに達し、ゲートアレイ部を圧迫する問題があった。我々はこの実装面積を削減する手段としてダイナミック差分・光再構成回路を提案してきた。16年度の研究では、このダイナミック差分・光再構成回路部のトランジスタ、キャパシターの最適化を行い、差分機能を持つ光再構成回路の中で世界最小となるダイナミック差分・光再構成回路セルの開発に成功した。17年度の研究では、16年度の研究成果をベースにして、最大動作周波数、消費電力、実装面積の3つの視点から、従来の差分・光再構成回路との比較検証を行った。0.35um-CMOSプロセスに実装した例では、実装面積が61%に削減、消費電力はほぼ等しく、最大動作周波数のみ従来の1GHzから645MHzに低下することが確認された。しかし、ゲートアレイ上に実装された回路の動作には十数ナノ秒程度の処理時間が必要であることから、クロック毎に動的に再構成を行う場合でも約100MHz程度の動作が保証されれば十分である。よって、ダイナミック差分・光再構成回路は従来の差分光再構成回路と比べて、消費電力、動作周波数の面で遜色が無く、かつ高密度・差分光再構成型ゲートアレイの実現が可能であることから、非常に有効な実装手法であることが証明できた。現在までの研究で、従来の手法では0.35um-4.9mm角CMOSプロセスチップに272ゲートしか実装できなかったのに対し、ダイナミック差分・光再構成回路を用いる場合には、0.35um-14.2mm角CMOSプロセスチップに対し、10,625ゲートまで実装できることを明らかにしている。