冗長数系に基づく高性能データパスの自動合成システム

基于冗余数系统的高性能数据路径自动综合系统

• 批准号: 16700046
• 负责人: 本間 尚文
• 金额: $ 1.47万
• 依托单位: Tohoku University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Young Scientists (B)
• 财政年份: 2004
• 资助国家: 日本
• 起止时间: 2004 至 2005
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-16700046/
• 关键词: 計算機システム; システムオンチップ; VLSI設計技術; 算術アルゴリズム; 冗長数系; ハードウェアアルゴリズム; データパス; 算術演算回路; 回路合成; 並列加算; グラフ

平成17年度は以下の2項目について研究を行った.1.平成16年度に引き続き,CTDに基づく高性能冗長2進加算器の設計環境を開発した.本年度は,まず,CTD変数の2値符号化方式を開発した.入出力変数には,2進数と冗長2進数のインターフェースを考慮し,正負信号による表現や符号絶対値表現に基づく2値符号化方式を検討した.一方,最大3値をとる内部変数には,ハードウェア上での配線数や面積を最小にするため,3値のCTD変数を2ビット,2値のCTD変数を1ビットで表す最短符号化方式を網羅的に検討した.次に,CTDから得られた2値論理をHDLで記述する方式を回路実装技術に応じて開発した.ここでは,ASICによる実装を想定し,クワイン・マクラスキ法により導出した最小論理和形による記述方式を検討した.冗長2進加算器1桁分の2値論理変数は高々10個程度なため,クワイン・マクラスキ法における最小被覆問題には,Petrick法に基づく厳密解法を適用した.以上の開発には,本年度に計上した科学技術計算ソフトウェアを使用した.2.開発したシステムを用いて,様々なテクノロジをターゲットとした冗長2進加算器の合成実験を実施した.具体的には,ROHMO0.35μmおよび日立0.18μm CMOSテクノロジ(VDECを通して利用可能)をターゲットとして実験をおこなった.実験では,ハードウェア記述言語にVHDLを使用し,論理合成および性能評価にDesign Compiler(Synopsys Inc.)を利用した.実験結果から,各ターゲットにおける最適な合成条件を考察した.また,合成された回路構造および合成時間から,提案する設計手法の有効性を評価した.さらに,任意の冗長数系に基づく並列加算器合成へ拡張するための理論的考察を行った.

The following 2 projects were carried out in 2017. 1. The design environment for high-performance redundant 2-way adders was developed in 2016. This year,CTD number and 2-value symbolization method were developed. The input power is changed to 2-digit and 2-digit, and the sign of negative signal is changed to 2-digit. One side, the maximum value of 3:00 internal variable number, the minimum value of 3:0 Second,CTD has obtained 2 values of logic, HDL describes the method of loop implementation technology and develops it. This paper discusses how to describe the minimum logical sum of ASIC components. Long 2-ary adder 1-ary 2-value logic change number is 10 degrees high. Petrick method is applied to the minimum coverage problem. The above developments are planned for this year. Scientific and technological computing solutions are available for use. 2. Development of systems for use. Specifically, ROHMO 0.35 μm and Hitachi 0.18μm CMOS technology (which can be utilized through VDEC) must be implemented. Design Compiler(Synopsys Inc.) for Logic Synthesis and Performance Evaluation Use it. The optimum synthesis conditions were investigated. The synthesis of loop structure and synthesis of time, the proposed design method and the effectiveness of evaluation. In this paper, arbitrary redundant number system is based on parallel adder synthesis theory.

项目成果

Multiplier Block Synthesis Using Evolutionary Graph Generation

使用进化图生成的乘法器块综合

• 发表时间: 2004
• 期刊: Proceedings of the 2004 NASA/DoD Conference on Evolvable Hardware
• 作者: R.Ishikawa;T.Hirayama;G.Koda.;K.Shimizu;Naofumi Homma;Naofumi Homma;Naofumi Homma
• 通讯作者: Naofumi Homma

Counter Tree Diagrams for Redundant Adder Design

冗余加法器设计的计数器树图

• 发表时间: 2004
• 期刊: Proceedings of the 2004 International Technical Conference on Circuits/Systems, Computers and Communications
• 作者: R.Ishikawa;T.Hirayama;G.Koda.;K.Shimizu;Naofumi Homma;Naofumi Homma;Naofumi Homma;Naofumi Homma
• 通讯作者: Naofumi Homma

A Systematic Approach for Analyzing Fast Addition Algorithms Using Counter Tree Diagrams

使用计数器树图分析快速加法算法的系统方法

• 发表时间: 2004
• 期刊: Proceedings of the 2004 IEEE International Symposium on Circuits and Systems
• 作者: R.Ishikawa;T.Hirayama;G.Koda.;K.Shimizu;Naofumi Homma;Naofumi Homma
• 通讯作者: Naofumi Homma

Graph-Based Approach for Synthesizing Arithmetic Circuits

基于图的算法电路综合方法

• 发表时间: 2004
• 期刊: Proceedings of the 13th International Workshop on Post-Binary ULSI Systems
• 作者: R.Ishikawa;T.Hirayama;G.Koda.;K.Shimizu;Naofumi Homma
• 通讯作者: Naofumi Homma

Arithmetic Description Language and Its Application to Parallel Multiplier Design

算术描述语言及其在并行乘法器设计中的应用

• 发表时间: 2004
• 期刊: Proceedings of the 12th Workshop on Synthesis And System Integration of Mixed Information Technologies
• 作者: R.Ishikawa;T.Hirayama;G.Koda.;K.Shimizu;Naofumi Homma;Naofumi Homma;Naofumi Homma;Naofumi Homma;Naofumi Homma
• 通讯作者: Naofumi Homma