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センサ融合型アナログIPのアダプティブ・ポーティングに関する研究

传感器集成模拟IP自适应移植研究

基本信息

批准号：
17700075
负责人：
中武繁寿
金额：
$ 2.24万
依托单位：
The University of Kitakyushu
依托单位国家：
日本
项目类别：
Grant-in-Aid for Young Scientists (B)
财政年份：
2005
资助国家：
日本
起止时间：
2005 至 2007
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-17700075/
关键词：
集積回路アナログLSI レイアウト設計ポーティングコンパクションアナログ制約生成センサ融合型アナログIP コモンセントロイドアナログIP IPポーティング IP再利用設計マイグレーションシーケンス・ペアアナログレイアウトアダプティブ・ポーティングレイアウト自動設計

项目摘要

H17年度にアナログIPポーティングの基本アルゴリズム開発,H18年度に液晶用ドライバICを題にしたポーテングによる提案手法の検証を行ってきた。これらのポーティングアルゴリズムを制約ドリブン配置手法と呼び,これらの研究成果によって,ウェル共有,対称,アレイ,コンセントロイドなどの適切なレイアウト約を課すことにより,自動ポーティングが可能であることを示すことができたと言える。そこでH19年度においては,これらのレイアウト制約の自動抽出・生成に関する研究を行った。具体的には,次の2つのフラアプラン手法により制約を生成ずる。まず,レイアウトの位相的な構造が完全対称であるような回路をモチーフとして,チップ面積や配線長を最小化するように対称制約を導出する提案を行った。さらに,アレイやコモンセントロイドの制約を生成するために,複数めトランジスタをグループ化したソフトモジュールを扱うフロアプラン手法の提案し,その結果からアレイ制約抽出し,モジュール合成を行う手法の提案を行った。以上の成果は,国際会議,及び国内研究会で公表している。また,これらの制約生成手法と制約ドリブン配置手法を併用することにより,設計効率を飛躍的に向上させることが期待できる。この枠組みを実際のアナログ回路ポーティングに適用した結果については,現在,論文として公表準備中である。

H17 year for the development of basic IP groups,H18 year for the development of IC groups for the proposed method of verification This is the first time that a person has ever been involved in an investigation into a case where a case has been made, and the case has been made that a case has been made where a case has been made that a case has been made. In 2019, the research on automatic extraction and generation of control was carried out. Specific, secondary and secondary methods of control are generated. The structure of the phase is completely symmetrical, the area of the loop is minimized, and the symmetry constraint is derived. In addition, the proposal of the method of generating the restriction of the multi-channel channel network is carried out. The result is that the restriction of the multi-channel network is extracted and the proposal of the method of synthesizing the multi-channel network is carried out. The above achievements are publicly presented at international conferences and domestic research conferences. The design efficiency is improved by the combination of constraint generation and constraint configuration. This paper is currently in preparation for the publication of the report.