システムLSI設計を支援するブロックレベルタイミング制御方式に関する研究

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本研究では、システムLSIを階層設計行う際に、ブロックレベルのタイミング制御を可能にするフロアプラン手法の提案とその効果の実証を行った。提案手法としては、(1)階層情報のブロック位相的な位置制約への変換手法、(2)この位置制約を満たすフロアプランの最適化手法、にまとめられる。(1)においては、階層分割により同グルーブに属するブロックの配置近傍度と全体チップの面積におけるトレードオフをバランスさせること、(1)の制約と(2)最適化を首尾一貫させること、に注力した。これらのことを、ブロック配置を符号化したシーケンスペア上で制約を表現することにより、配置の柔軟性と配置近傍性を両立させ、シーケンスペアを用いた最適化手法の導入することにより可能にした。また、(2)における最適化においては、シミュレーティッドアニーリング手法と呼ばれる確率的探索手法を採用し、解の収束性を向上させるため、探索中のすべての解が階層分割による(シーケンスペア上で表現される)位相的な位置制約を満たすような工夫を取り入れた。さらに、タイミング設計上の重要な鍵となるクロック配線においても、フロアプランの段階で、バッファ挿入位置を予測し、ゼロスキューを満たし、かつブロック間にバッファが挿入を保証する手法の提案を行った。これらの成果は、方法の概要をLSI物理設計で世界的権威のある国際会議ISPDで発表し、より詳細の内容はIEEE Transaction on CADにおいて採録・掲載された。また、手法の実用性においては、民間企業2社との共同研究により、アナログ・ディジタル混載のシステムLSIフロアプラナとして実装を行った。この実装により、本研究における提案手法は、応用性が広く、フロアプラナ以外のセル設計などにおいても有用性が見出せ、今後の研究の発展につながっている。