VoIP通信におけるパケット損失隠蔽を行う低消費電力LSIの開発

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VolP(Voice over IP)による安価なIP電話サービスは、近年急速に普及が進んでおり、中でも「VolP携帯電話」はユビキタスの普及に貢献する立役者として期待されている。しかし、VolPでは本来リアルタイム通信に不向きなベストエフォート型のIPネットワークにより音声通話を実現するため、通話品質の低下を招きやすい。この通話品質の低下を小さく抑えるためには、モバイル端末の送・受信側で高度なエラー隠蔽処理を施す必要がある。従来の携帯電話と比較して、内蔵マイコン(ディジタル回路)の計算量の多いVolP携帯電話では、エラー隠蔽処理による消費電力の増加(=バッテリー駆動時間の短縮)が大きな問題となる。そこで本研究は、VoIP携帯電話に組み込み可能なエラー隠蔽処理を行う低消費電力LSIの開発を目的とした。エラー隠蔽のアルゴリズムとして、ピッチ波形複製法に基づくステガノグラフィを用いた方法を採用した。これを実行するために、一般的なアナデジ回路と比較して消費電力が低い「サブスレッショルドMOSデバイス」による集積回路を開発した。また、主構成回路にニューラルネットを用いることで、サブスレッショルドMOSデバイスの素子特性のバラツキを吸収しながら、ピッチ波形複製に必要な演算を並列に実行する回路を開発した。