Research on synthesis of easily-testable arithmetic circuits

易测试运算电路的综合研究

• 批准号: 20300016
• 负责人: TAKAGI Naofumi
• 金额: $ 7.4万
• 依托单位: Nagoya University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research (B)
• 财政年份: 2008
• 资助国家: 日本
• 起止时间: 2008 至 2010
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-20300016/
• 关键词: VLSIのテスト; 算術演算回路; 乗算器; 加算器; テスト容易化設計

We have developed a carry select adder which can be tested by a test set whose cardinality is independent of the operand size, and a parallel prefix adder which can be tested by a test set whose cardinality is proportional to the depth of the circuit. For multiplier design, we have developed a 4-2 adder tree, as well as other adder trees, which can be tested by a test set whose cardinality is independent of the operand size, and also shown that any partial product compressor consisting of carry save adders can be tested by a test set whose cardinality is proportional to the depth of the circuit. We have also developed a prototype tool for synthesizing easily testable parallel prefix adders and 4-2 adder trees.

我们已经开发了一个进位选择加法器，可以测试的测试集的基数是独立的操作数的大小，和一个并行前缀加法器，可以测试的测试集的基数是成比例的电路的深度。对于乘法器的设计，我们已经开发了一个4-2加法器树，以及其他加法器树，它可以测试的测试集，其基数是独立的操作数的大小，也表明，任何部分产品的压缩器组成的进位保存加法器可以测试的测试集，其基数是成比例的电路的深度。我们还开发了一个原型工具，用于合成易于测试的并行前缀加法器和4-2加法器树。

项目成果

ホームページ等。

主页等

遅延制約下におけるテスト容易な並列加算器の設計手法

延迟约束下易于测试的并行加法器设计方法

• 发表时间: 2011
• 作者: 美舩健;廣谷迪;岩下武史;村山敏夫;大谷秀樹;伊達三雄,倉田成己,伊藤悠二,塩谷亮太,五島正裕,坂井修一;藤井真一
• 通讯作者: 藤井真一

乗算器の種々の部分積加算部の順序故障テスト

乘法器各种部分积加法器的顺序失效测试

• 发表时间: 2009
• 作者: 高橋康人;岩下武史;中島浩;若尾真治;鬼頭信貴
• 通讯作者: 鬼頭信貴

Test generation for multi-operand adders consisting of full adders

由全加器组成的多操作数加法器的测试生成

• 发表时间: 2008
• 作者: 鬼頭信貴;高木直史
• 通讯作者: 高木直史

A C-Testable 4-2 Adder Tree for an Easily Testable High-Speed Multiplier

用于易于测试的高速乘法器的可 C 测试 4-2 加法器树

• 发表时间: 2010
• 期刊: IEICE Transactions on Information and Systems vol.E93-D、no.10
• 作者: Nobutaka Kito;Kensuke Hanai;Naofumi Takagi
• 通讯作者: Naofumi Takagi