プログラマビリティと最大性能を両立するベクトルアーキテクチャの研究

兼顾可编程性和最大性能的矢量架构研究

• 批准号: 09J09259
• 负责人: 塩谷 亮太
• 金额: $ 0.45万
• 依托单位: The University of Tokyo
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2009
• 资助国家: 日本
• 起止时间: 2009 至 2010
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-09J09259/
• 关键词: プロセッサ; マイクロアーキテクチャ

本年度は提案するアーキテクチャの各要素技術の検討と評価、ならびにそれらの統合について研究を行った、以下ではそれぞれの研究について具体的に述べる。1)非レイテンシ指向レジスタ・キャッシュ・システム非レイテンシ指向レジスタ・キャッシュ・システム(Non-latency-Oriented Register Cache System以下、NORCSと呼ぶ)は、レジスタ・ファイルの回路面積と消費電力を削減する事を目的とした手法である。シミュレーションにより、NORCSでは性能をほとんど低下させることなく、その回路面積と消費電力を3分の1以下にまで削減できることを確かめた。また、レジスタ・キャッシュを使用する既存のシステムについても実装を行い、詳細な比較を行った。本年度は研究成果をマイクロアーキテクチャ分野における世界最高峰の会議であるMICROに投稿し、採録された。2)リネームド・トレース・キャッシュリネームド・トレース・キャッシュは、依存関係をキャッシュすることにより、レジスタ・リネーミングに必要なRMTの規模を大幅に縮小する手法である。本年度は、この手法をシミュレータに実装し、0.4%程度の性能低下でRMTの面積を20分の1以下にまで縮小できることを確かめた。研究成果については、今年度博士論文の形でまとめた。3)要素技術の統合上記の非レイテンシ指向レジスタ・キャッシュ・システムやリネームド・トレース・キャッシュを含む、各要素技術の統合について研究を行った。統合時の性能や回路面積についてモデルの構築を行い、評価した。また、これらの実証として、FPGA上で動作するプロセッサ"雷上同"の試作を行った。これらの研究成果については、今年度博士論文の形でまとめた。この博士論文については、所属する東京大学大学院情報理工学系研究科において研究科長賞を受賞している。

This year's proposal is based on the review and evaluation of each element of technology. Integration of research and development, and the specific research and development of research and development below. 1) Non-レイテンシレジスタ・キャッシュ・システムnon-レイテンシレジスタ・キャッシュ・システム(Non-latency-Oriented Below the Register Cache System, NORCS is used, and the loop area and power consumption are reduced, and the purpose and method are used.シミュレーションにより、NORCSではperformance をほとんどlow させることなく, the circuit area and power consumption are reduced to less than 3 points and 1 or less, and the reduction is correct.また、レジスタ・キャッシュを Use するexisting のシステムについても実装を行い、DetailedなCompare を行った. This year's research results were submitted to and recorded by MICRO, the world's highest summit conference, and published by the Institute of Science and Technology. 2) Dependency relationship をキャッシュすることにより、レジスタ・リネーミングにNecessaryなRMTのScaleをGreat reductionするtechniqueである. This year's performance has been reduced to a level of 0.4%, and the RMT area has been reduced to 1 or less in 20 minutes. The results of the research are revealed, and this year's doctoral thesis is completed. 3) Integration of factor technologies in the first chapter of non-conformity points to the レジスタ・キャッシュ・システムやリネームド・トレース・キャッシュをcontaining, the integration of each element technology and the research and development of each element. The performance of the integration is determined by the loop area, construction, and evaluation.また, これらの実证として, FPGA's でaction するプロセッサ"雷上同" trial production を行った. This is the result of the research and this year's doctoral thesis is the result of the research. His doctoral thesis was awarded by the director of the Graduate School of Information Science and Engineering, Tokyo University.

项目成果

Register Cache System Not for Latency Reduction Purpose

• DOI: 10.1109/micro.2010.43
• 发表时间: 2010-12
• 期刊: 2010 43rd Annual IEEE/ACM International Symposium on Microarchitecture
• 作者: Ryota Shioya;Kazuo Horio;M. Goshima;S. Sakai

トップ・カンファレンス採録までの道のりと, これからの攻略に向けて

顶级会议入场之路及未来策略

• 发表时间: 2011
• 作者: 柿嶋聡;東馬哲雄;邑田仁;竹村朋子;塩谷亮太
• 通讯作者: 塩谷亮太

Switch-On-Future-Event マルチスレッディング

开启未来事件多线程

• 发表时间: 2010
• 作者: 柿嶋聡;東馬哲雄;邑田仁;竹村朋子;塩谷亮太;塩谷亮太;塩谷亮太
• 通讯作者: 塩谷亮太