プログラマビリティと最大性能を両立するベクトルアーキテクチャの研究

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本年度は提案するアーキテクチャの各要素技術の検討と評価、ならびにそれらの統合について研究を行った、以下ではそれぞれの研究について具体的に述べる。1)非レイテンシ指向レジスタ・キャッシュ・システム非レイテンシ指向レジスタ・キャッシュ・システム(Non-latency-Oriented Register Cache System以下、NORCSと呼ぶ)は、レジスタ・ファイルの回路面積と消費電力を削減する事を目的とした手法である。シミュレーションにより、NORCSでは性能をほとんど低下させることなく、その回路面積と消費電力を3分の1以下にまで削減できることを確かめた。また、レジスタ・キャッシュを使用する既存のシステムについても実装を行い、詳細な比較を行った。本年度は研究成果をマイクロアーキテクチャ分野における世界最高峰の会議であるMICROに投稿し、採録された。2)リネームド・トレース・キャッシュリネームド・トレース・キャッシュは、依存関係をキャッシュすることにより、レジスタ・リネーミングに必要なRMTの規模を大幅に縮小する手法である。本年度は、この手法をシミュレータに実装し、0.4%程度の性能低下でRMTの面積を20分の1以下にまで縮小できることを確かめた。研究成果については、今年度博士論文の形でまとめた。3)要素技術の統合上記の非レイテンシ指向レジスタ・キャッシュ・システムやリネームド・トレース・キャッシュを含む、各要素技術の統合について研究を行った。統合時の性能や回路面積についてモデルの構築を行い、評価した。また、これらの実証として、FPGA上で動作するプロセッサ"雷上同"の試作を行った。これらの研究成果については、今年度博士論文の形でまとめた。この博士論文については、所属する東京大学大学院情報理工学系研究科において研究科長賞を受賞している。