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遅延変動に耐性を有する集積回路の高位合成に関する研究

具有延迟变化容限的集成电路高级综合研究

基本信息

批准号：
09J10470
负责人：
井上恵介
金额：
$ 0.9万
依托单位：
Japan Advanced Institute of Science and Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2009
资助国家：
日本
起止时间：
2009 至 2010
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-09J10470/
关键词：
集積回路高位合成遅延変動耐性

项目摘要

前年度は,遅延ばらつきに対する耐性を有する集積回路の新しいクラスである「構造的遅延変動耐性」の定義,および基礎的な設計条件を確立した.今年度は,提案設計の実用化に向けて構造的遅延変動耐性の拡張を行うことを目的とし,設計の最適化を併せて検討した.前年度から提案していた順序クロッキング(集積回路中の記憶素子に分配するクロック信号の到着時刻に明示的に順序付けすることにより遅延変動耐性を高める手法)は,集積回路全体に一つの順序付けを施すものであり,実際の大規模回路に対して実用的であるとはいえなかった.たとえば,順序クロッキングの順番において,先頭のものと最後尾のものとでは,クロック信号の到着時刻に大きな差が生じる可能性があり,これが新たなタイミング違反を発生させる可能性がある.また,製造時に順序クロッキングを固定することにより,レジスタ数が増加してしまうという欠点が存在した.そこで本年度は,順序クロッキングの順番を制御ステップ毎に可変とする機構を取り入れることにより,遅延変動耐性を保持しつつレジスタ数を大幅に削減することに成功した.可変機構が新たな回路コストとなっていることから,今後の課題としては可変機構の最適化を含めた回路全体の最適化があげられる.前年度までの研究は,主にレジスタ間の遅延変動を対象としていた.現在の集積回路はその大規模化にともない資源共有が必須であり,その結果モジュール(演算器,レジスタ)間の結線のために,マルチプレクサとよばれる信号切り替え素子の挿入が行われている.研究の過程において,マルチプレクサとレジスタ間にもタイミング条件が存在し,遅延変動によりタイミング違反が生じることが判明した.そこで,これまで行ってきたレジスタ間の遅延変動の議論とともに,マルチプレクサとレジスタ間の遅延変動も考慮した新たな構造的遅延変動耐性の定義を行い,設計条件を明らかにした.

In the past year, the definition of "structural delay resistance" and the basic design conditions were established. This year, the design of the proposal to implement the structure of the delay resistance to the implementation of the purpose, design optimization and discussion. In the previous year, the order of the memory element allocation in the integrated circuit (the order of the memory element allocation in the integrated circuit signal at the time of arrival) was increased. In the whole integrated circuit, the order of the memory element allocation in the integrated circuit was increased. In fact, in the large-scale circuit, the order of the memory element allocation was increased. The probability of occurrence of a large difference in the arrival time of the signal is high, and the probability of occurrence of a new violation is high. The production sequence is fixed, and the number of products is increased. This year, the number of organizations that can be acquired, delayed, and tolerated has been significantly reduced. The optimization of variable mechanism includes the optimization of whole loop. In the previous year, the study was conducted on the main topic of the study. Now the integration loop is a large-scale resource sharing must, and the result is that the signal switching element enters the line. In the process of research, the condition of the existence of the delay and the occurrence of the violation are identified. The design conditions are clearly defined.

项目成果

期刊论文数量（0）

专著数量（0）

科研奖励数量（0）

会议论文数量（0）

专利数量（0）

A Novel Resource Sharing Model and High-Level Synthesis for Delay Variability-Tolerant Datapaths

一种新颖的资源共享模型和延迟可变性容忍数据路径的高级综合

DOI：
发表时间：
2010
期刊：
影响因子：
0
作者：
Keisuke Inoue;Mineo Kaneko,
通讯作者：
Mineo Kaneko,

集積回路設計における高位合成問題の完全ILP記述

集成电路设计中高级综合问题的完整 ILP 描述

DOI：
发表时间：
2009
期刊：
影响因子：
0
作者：
Shoko Kasuga;Masaya Hirashima;Daichi Nozaki;井上恵介
通讯作者：
井上恵介

Optimal Stall Insertion with Timing Skew Adjustment for Tunable LSIs

可调 LSI 的最佳失速插入和时序偏差调整

DOI：
发表时间：
2009
期刊：
影响因子：
0
作者：
Shoko Kasuga;Daichi Nozaki;Keisuke Inoue Takayuki Obata Yayumi Uehara Mineo Kaneko
通讯作者：
Keisuke Inoue Takayuki Obata Yayumi Uehara Mineo Kaneko

順序制約付き彩色問題の計算複雑度について

具有阶数约束的着色问题的计算复杂度