Architectures intermédiaires pour l'inférence et l'entraînement de réseaux de neurones embarqués

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Les bonds prodigieux des cinq dernières années en apprentissage automatique pointent vers un monde où l'intelligence artificielle aura une incidence grandissante dans nos vies. Pourtant, ces réalisations impressionnantes sont souvent le résultat de longues explorations algorithmiques par des serveurs de calcul très énergivores. Compléter la révolution de l'apprentissage machine nécessitera l'accès à des dispositifs embarqués qui apprendront par eux-mêmes à partir du monde qui les entoure : téléphones intelligents, lunettes, jouets, montres, drones, robots, informatique vestimentaire et véhicules autonomes.******Il y a plusieurs choix pour l'implémentation de l'inférence et de l'apprentissage pour des réseaux de neurones. Les CPU traditionnels ne conviennent pas à la tâche dès que la charge de traitement est importante. Les GPU capitalisent sur la parallélisation des calculs. Cependant, leur efficacité énergétique laisse à désirer et les rend mal adaptés à des applications embarquées. Les circuits sur mesure (ASIC) sont les plus performants, mais ils souffrent de coûts non récurrents faramineux et de longs délais de développement. Les FPGA semblent offrir un compromis idéal : ils ont un faible coût unitaire, offrent un grand parallélisme et consomment peu de puissance par rapport aux GPU. Cependant, ils souffrent de deux problèmes principaux : (1) la productivité atteinte avec les GPU (dizaines de minutes pour implémenter un algorithme) est beaucoup plus grande que celle avec les FPGA (dizaines d'heures) et (2) la latence de reconfiguration (cycle synthèse-placement-routage) peut être excessive.******Les architectures intermédiaires (overlays) ont été proposées afin de pallier ces problèmes. Un FPGA peut être vu comme une architecture intermédiaire à grain très fin : bascules, tables de conversion (LUT) et multiplieurs. Une architecture intermédiaire à grain grossier comporte des unités de traitement plus complexes et mieux adaptées à une classe d'applications. Une architecture intermédiaire nécessite un compilateur pour porter une application vers l'architecture. Le programme de recherche proposé s'attaquera donc au problème de la conception, de l'implémentation, de la programmation et de la reconfiguration rapide d'architectures intermédiaires pour l'inférence et l'entraînement de réseaux de neurones embarqués.******Les objectifs du programme incluent le développement de nouvelles architectures intermédiaires et d'outils de conception appropriés, la proposition de nouvelles structures de calcul et d'entreposage, puis la conception de nouveaux supports matériels pour ces architectures. L'atteinte de ces objectifs facilitera le déploiement d'applications d'apprentissage machine dans des systèmes embarqués indépendants et démocratisera l'accès au développement de ces applications, qui est présentement réservé à quelques initiés hautement spécialisés.