FPGA-Synthese für sequentielle Schaltungen mittels kombinatorischer und sequentieller Logiksyntheseverfahren

现场可编程门阵列（FPGA）在半导体市场中扮演着重要的角色。Die Besonderheiten der FPGA-Architekturen erfordern dabei spezielle Methoden für den automatisierten Schaltungsentwurf. Ziel des Projekts ist es，die Qualität der Logiksynthese für FPGA durch neue Verfahren zur Ausnutzung architekturspezifischer Eigenschaften entscheidend zu verbessern. Ein Schwerpunkt is dabei die möglichst genaue und frühzeitige Berücksichtigung von Layoutaspekten im Hinblick auf Extraktion，Modellierung und Optimierung von Leitungsten fzeiten.第二个Schwerpunkt是重定时的Weiterentwicklung von Retiming，一个用于顺序Schaltungen的多个最优算法，因此，对于实用的FPGA设计来说，这是一个很好的选择。Neben einer wesentlichen Verbesserung der bisher entwickelten Verfahren sollen durch eine Erweiterung der Syntheseverfahren neue wichtige Anwendungsmöglichkeiten erschlossen韦尔登.因此，我们可以通过设计布局图来进一步研究教学内容的综合建模，并在此基础上进行再训练，这样就可以在实践中实现最佳的韦尔登选择。因此，需要韦尔登来验证一个有效的验证方法，这是一个具有重定时优化功能的测试方法。新的实践检验方法需要在教学和工业中进行集成韦尔登的检验。在软件自动化领域的最后一步，Fortsetzungsantrag的Vorarbeiten和bisherigen Ergebnisse lassen einen wesentlichen Fortschritt auf dem Gebiet der Logiksynthese für FPGA erwarten。

Anwenderprogrammierbare Bausteine (Field Programmable Gate Arrays, FPGAs) nehmen eine bedeutende Rolle im Halbleitermarkt ein. Die Besonderheiten der FPGA-Architekturen erfordern dabei spezielle Methoden für den automatisierten Schaltungsentwurf. Ziel des Projekts ist es, die Qualität der Logiksynthese für FPGAs durch neue Verfahren zur Ausnutzung architekturspezifischer Eigenschaften entscheidend zu verbessern. Ein Schwerpunkt ist dabei die möglichst genaue und frühzeitige Berücksichtigung von Layoutaspekten im Hinblick auf Extraktion, Modellierung und Optimierung von Leitungslaufzeiten. Ein zweiter Schwerpunkt ist die Weiterentwicklung von Retiming, einem vielversprechenden Optimierungsverfahren für sequentielle Schaltungen, so daß es für praxisrelevante FPGA-Designs anwendbar wird. Neben einer wesentlichen Verbesserung der bisher entwickelten Verfahren sollen durch eine Erweiterung der Syntheseverfahren neue wichtige Anwendungsmöglichkeiten erschlossen werden. Insbesondere ist geplant, die Syntheseverfahren zu exakten Modellierung der Leitungslaufzeiten noch enger mit den Layoutschritten zu verzahnen, und das Retiming-Verfahren so zu erweitern, daß damit die in der Praxis vorkommenden Mehr-Takt-Schaltungen optimiert werden können. Zudem soll ein effizientes Verifikationsverfahren bereitgestellt werden, daß speziell auf mit Retiming optimierte Schaltungen abgestimmt ist. Die neuen Verfahren zur Erweiterung der praktisch wichtigen Anwendungsmöglichkeiten sollen in das am Lehrstuhl entwickelte und industrieerprobte Synthese-Tool integriert werden. Die weitreichenden Erfahrungen auf dem Gebiet der Entwurfsautomatisierung, die Vorarbeiten zum Fortsetzungsantrag und die bisherigen Ergebnisse lassen einen wesentlichen Fortschritt auf dem Gebiet der Logiksynthese für FPGAs erwarten.