A Scalable Fully Synthesized Phase-to-Digital Converter for Phase and Duty-Cycle Measurement of High-Speed Clocks
A Scalable Fully Synthesized Phase-to-Digital Converter for Phase and Duty-Cycle Measurement of High-Speed Clocks
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用于高速时钟相位和占空比测量的可扩展全合成相数转换器
DOI：
10.1109/iscas.2018.8351118
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发表时间：
2018
期刊：
影响因子：
--
通讯作者：
K. Hofmann
中科院分区：
文献类型：
--
作者：
N. Angeli;K. Hofmann
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具有自适应环路增益控制器的 0.3–1.4 GHz 全数字小数 N PLL
影响因子：
5.4
作者：
Deok;Heesoo Song;Taeho Kim;Suhwan Kim;D. Jeong
通讯作者：
D. Jeong
适用于 512 Mb 2.0 Gb/s/引脚 GDDR3 和 2.5 Gb/s/引脚 GDDR4 SDRAM 组合的宽范围混合模式 DLL
影响因子：
5.4
作者：
Feng Lin;Roman A. Royer;Brian Johnson;B. Keeth
通讯作者：
B. Keeth
基于 FPGA 的相位检测器，用于具有皮秒分辨率的高速时钟
DOI：
10.1109/nssmic.2013.6829780
发表时间：
2013
期刊：
2013 IEEE Nuclear Science Symposium and Medical Imaging Conference (2013 NSS/MIC)
影响因子：
--
作者：
A. Hidvégi;P. Geßler;H. Kay;V. Petrosyan;G. Petrosyan;L. Petrosyan;A. Aghababyan;C. Stechmann;K. Rehlich;C. Bohm
通讯作者：
C. Bohm
2GHz 至 7.5GHz 正交时钟发生器，采用数字延迟锁定环，用于 14nm CMOS 中的多标准 I/O
DOI：
10.1109/vlsic.2014.6858375
发表时间：
2014
期刊：
2014 Symposium on VLSI Circuits Digest of Technical Papers
影响因子：
--
作者：
A. Elshazly;A. Balankutty;Yan;Kai Yu;F. O’Mahony
通讯作者：
F. O’Mahony
26.4 具有 22nm CMOS 数字时钟校准功能的 25.6Gb/s 差分和 DDR4/GDDR5 双模发送器
DOI：
10.1109/isscc.2014.6757506
发表时间：
2014
期刊：
2014 IEEE International Solid-State Circuits Conference Digest of Technical Papers (ISSCC)
影响因子：
--
作者：
Tzu;G. Balamurugan;J. Jaussi;S. Hyvonen;J. Kennedy;Gokce Keskin;T. Musah;S. Shekhar;Rajesh Inti;Shreyas Sen;M. Mansuri;Clark Roberts;B. Casper
通讯作者：
B. Casper