Two Pattern Timing Tests Capturing Defect-Induced Multi-Gate Delay Impact of Shorts
Two Pattern Timing Tests Capturing Defect-Induced Multi-Gate Delay Impact of Shorts
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两种模式时序测试捕获缺陷引起的短路多栅极延迟影响
DOI：
10.1109/vts50974.2021.9441005
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发表时间：
2021
期刊：
影响因子：
--
通讯作者：
Chatterjee, Abhijit
中科院分区：
文献类型：
--
作者：
Pandey, Sujay;Liao, Zhiwei;Nandi, Shreyas;Natarajan, Suriyaprakash;Sinha, Arani;Singh, Adit;Chatterjee, Abhijit
由于存在不可预见的缺陷机制，需要增加测试的复杂性和效率，因此在深亚微米技术中实现高成品率具有挑战性。我们专注于标准电池内的短路，这是传统上直流测试的目标。最近的研究表明，需要进行多模式测试，其中涉及到中间缺陷电阻值，而不是由流行的测试技术考虑的极值。在这项研究中，我们发现存在一些短缺陷电阻值范围，它们可以逃避传统的直流测试，而在特定的双模式刺激下会产生意想不到的大延迟值。可以看出，这些电阻值大致在工业上观察到的实际短缺陷的缺陷电阻值范围内。因此，必须从电路级关键路径延迟测试的角度对这些缺陷进行优先排序，以最小化整个电路的DPPM。这种灾难性的延迟增加是由于标准单元中的特定短路影响了输入和输出标准单元的逻辑门的延迟，导致相对于单个单元的延迟，路径延迟增加了50X-SOX。本文推导了这种故障的双模式测试，并给出了标准单元设计和纹波进位加法器的仿真结果来进一步证实我们的论点。
Achieving high yield in deep-submicron technologies is challenging due to the presence of unforeseen defect mechanisms, requiring increases in test complexity and efficiency. We focus on shorts within standard cells which are traditionally targeted by DC tests. Recent research has shown the need for multi-pattern tests where intermediate defect resistance values are concerned, as opposed to extreme values considered by prevalent test techniques. In this research, we show that there exist ranges of short defect resistance values that escape traditional DC tests while incurring unexpectedly large delay values for specific two-pattern stimuli. It is seen that these resistance values are approximately in the range of defect resistance values observed for realistic short defects in industry. These defects must therefore be prioritized from a circuit level critical path delay testing perspective to minimize overall circuit DPPM. Such catastrophic increase in delay is due to the fact that specific shorts in standard cells influence the delays of logic gates feeding into and out of the standard cell, resulting in path delay increase of 50X-SOX with respect to the delay of a single cell. Two-pattern tests are derived for such faults and simulation results on standard cell designs and ripple carry adders are presented to further our arguments.
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