Research on Defect-Aware Soft-Error Mitigation for Reliable LSIs

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本年度は、耐ソフトエラー記憶素子の欠陥影響最小化手法の確立を目標に研究を進めた。具体的には、まず耐ソフトエラー記憶素子に発生する可能性の高い物理欠陥（例えば、隣接する配線間のショットや細い配線のオープン、トランジスタの不具合など）をIFA（Inductive Fault Analysis）手法で抽出した上、個々の物理欠陥のクリティカル度（欠陥考慮型ソフトエラー耐性に対する欠陥のインパクト）をその欠陥の特徴情報に基づくSPICEシミュレーションで求めるプログラムを作成した。これによって、欠陥クリティカル度に基づく欠陥ランキングを生成することができ、特に影響の大きい欠陥を特定することが可能になった。次に、代表的な耐ソフトエラー記憶素子（TMR, HiPeR, ISEHL, FERST, HLR, HLR-CG1, HLR-CG2）の基本レイアウト設計を16nm Predictive Technologyを用いて行った上、それらの配置・配線の諸パラメータ（場所、幅、形状）や配線並走距離などを変更することによって、対象欠陥（欠陥ランキングのトップから選択した30%程度の欠陥）の発生確率が下がるようにするレイアウト最適化手法を提案した。さらに、主な耐ソフトエラー記憶素子に対して評価実験を行い、提案手法の有効性を確認した。本年度の研究実施の結果、個々の欠陥のクリティカル度が大きく異なっていることに着目して、クリティカル度の高い欠陥の発生確率を下げることによって、耐ソフトエラー記憶素子に発生する欠陥の影響を効果的に低減させることができることが確認できた。