Research on Defect-Aware Soft-Error Mitigation for Reliable LSIs

可靠LSI的缺陷感知软错误缓解研究

• 批准号: 21H03411
• 负责人: 温 暁青
• 金额: $ 7.99万
• 依托单位: Kyushu Institute of Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research (B)
• 财政年份: 2021
• 资助国家: 日本
• 起止时间: 2021-04-01 至 2025-03-31
• 项目状态: 未结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-21H03411/
• 关键词: 耐ソフトエラー記憶素子; 欠陥; 欠陥影響定量化; 欠陥影響最小化設計; 欠陥検出設計

本年度は、耐ソフトエラー記憶素子の欠陥影響最小化手法の確立を目標に研究を進めた。具体的には、まず耐ソフトエラー記憶素子に発生する可能性の高い物理欠陥（例えば、隣接する配線間のショットや細い配線のオープン、トランジスタの不具合など）をIFA（Inductive Fault Analysis）手法で抽出した上、個々の物理欠陥のクリティカル度（欠陥考慮型ソフトエラー耐性に対する欠陥のインパクト）をその欠陥の特徴情報に基づくSPICEシミュレーションで求めるプログラムを作成した。これによって、欠陥クリティカル度に基づく欠陥ランキングを生成することができ、特に影響の大きい欠陥を特定することが可能になった。次に、代表的な耐ソフトエラー記憶素子（TMR, HiPeR, ISEHL, FERST, HLR, HLR-CG1, HLR-CG2）の基本レイアウト設計を16nm Predictive Technologyを用いて行った上、それらの配置・配線の諸パラメータ（場所、幅、形状）や配線並走距離などを変更することによって、対象欠陥（欠陥ランキングのトップから選択した30%程度の欠陥）の発生確率が下がるようにするレイアウト最適化手法を提案した。さらに、主な耐ソフトエラー記憶素子に対して評価実験を行い、提案手法の有効性を確認した。本年度の研究実施の結果、個々の欠陥のクリティカル度が大きく異なっていることに着目して、クリティカル度の高い欠陥の発生確率を下げることによって、耐ソフトエラー記憶素子に発生する欠陥の影響を効果的に低減させることができることが確認できた。

For this year, the <s:1>, ソフトエラ and ソフトエラ memory memory elements are expected to minimize the impact of 陥. The を goal is to に study を into めた. Specific に は, ま ず ソ resistant フ ト エ ラ ー memory element child に 発 raw す likely の る い physics owe 陥 (example え ば, 隣 す る wiring between の シ ョ ッ ト や fine い wiring の オ ー プ ン, ト ラ ン ジ ス タ の not close な ど) を IFA (Inductive Fault , on Analysis) technique で spare し た 々 の physics owe 陥 の ク リ テ ィ カ ル degrees (owe 陥 consider ソ フ ト エ ラ ー patience に す seaborne る owe 陥 の イ ン パ ク ト) を そ の owe 陥 の, 徴 intelligence に base づ く SPICE シ ミ ュ レ ー シ ョ ン で o め る プ ロ グ ラ ム を made し た. こ れ に よ っ て, owe 陥 ク リ テ ィ カ ル degrees に base づ く owe 陥 ラ ン キ ン グ を generated す る こ と が で き, に の affected き い owe 陥 を specific す る こ と が may に な っ た. The に, represented な resistant ソフトエラ に mnemonin (TMR, HiPeR, ISEHL, FERST, HLR, hr-cG1) Hl-cg2) <s:1> basic レ アウト アウト design を16nm Predictive On line Technology を with い て っ た, そ れ ら の configuration, all wiring の パ ラ メ ー タ (location, amplitude, shape) や wiring and walking distance な ど を - more す る こ と に よ っ て, like owe 陥 seaborne (owe 陥 ラ ン キ ン グ の ト ッ プ か ら sentaku し た 30% の owe 陥) の 発 born of probabilistic が under が る よ う に す る レ イ ア ウ ト optimization technique Youdaoplaceholder0 proposal た. さ ら に, Lord な ソ フ ト エ ラ ー memory element child に し seaborne て review 価 be 験 を い, proposal gimmick の have sharper sex を confirm し た. の research this year be の results, a 々 の owe 陥 の ク リ テ ィ カ ル degrees が big き く different な っ て い る こ と に with mesh し て, ク リ テ ィ カ ル degree high の い owe 陥 の 発 born of probabilistic を under げ る こ と に よ っ て, ソ フ ト エ ラ ー memory element child に 発 raw す る owe 陥 の influence を unseen fruit に low reduction さ せ る こ と が で き る こ と が confirm で き た.

项目成果

A Highly Robust, Low Delay and DNU-Recovery Latch Design for Nanoscale CMOS Technology

• DOI: 10.1145/3526241.3530321
• 发表时间: 2022-06
• 期刊: Proceedings of the Great Lakes Symposium on VLSI 2022
• 作者: Aibin Yan;Zhen Zhou;Shaojie Wei;Jie Cui;Yong Zhou;Tianming Ni;P. Girard;X. Wen

LSI Testing: A Core Technology to A Successful LSI Industry

LSI 测试：LSI 行业成功的核心技术

• 发表时间: 2021
• 作者: Asano Yasuhito;Cao Yang;Hidaka Soichiro;Hu Zhenjiang;Ishihara Yasunori;Kato Hiroyuki;Nakano Keisuke;Onizuka Makoto;Sasaki Yuya;Shimizu Toshiyuki;Takeichi Masato;Xiao Chuan;Yoshikawa Masatoshi;西川 浩樹;X. Wen
• 通讯作者: X. Wen

A Low-Cost and Robust Latch Protected against Triple Node Upsets in Nanoscale CMOS based on Source-Drain Cross-Coupled Inverters

• DOI: 10.1109/nano54668.2022.9928674
• 发表时间: 2022-07
• 期刊: 2022 IEEE 22nd International Conference on Nanotechnology (NANO)
• 作者: Aibin Yan;Shukai Song;Yu Chen;Jie Cui;Zhengfeng Huang;X. Wen

National Institute of Technology(インド)

国立理工学院（印度）

Power-Aware Testing in the Era of IoT

物联网时代的功耗感知测试

• 发表时间: 2022
• 作者: Shin Duckgyu;Onizawa Naoya;Gross Warren J.;Hanyu Takahiro;山本和諒，二本松秀樹，塩谷亮太，五島正裕，津邑公暁;酒井楓，夏井雅典，羽生貴弘;X. Wen
• 通讯作者: X. Wen