潜在性能を極限まで引き出す自律性能制御VLSI

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申請者は、微細化に起因する性能ばらつき、信頼性劣化などの現在の半導体業界が直面している問題を解決するため、適応的速度制御の研究に着手した。速度制御の実用化について多角的な視点から俯瞰し、最重要技術要素である設計手法の確立に取り組んだ。従来研究では速度制御機構をいかに設計するかのみに注目していたが、申請者は速度制御機構と制御対象回路の一体最適化に取り組み、その設計手法を提案した。速度制御機構の設計では、代表的なセンサであるレプリカとエラー予告 FF (Flip-Flop) に着目し、両センサの優劣を数年の寿命制約下での電源電圧削減効果に基づき、定量的に議論した。また、センサを活用するために、活性化確率とタイミング違反率の両者を考慮した挿入手法を提案した。制御対象回路の設計では、センサの観測箇所を削減しつつ省電力化・長寿命化を高めるために、活性化考慮スラック割当手法を提案した。一体最適設計により、従来設計から 38.0% 電力を削減した。研究成果については、VLSI CAD 分野で世界最高峰・最難関の国際会議 IEEE/ACM International Conference on Computer-Aided Design (ICCAD) において筆頭著者として発表した他、VLSI CAD 分野で最高水準の英文誌 IEEE Transactions on Very Large Scale Integration (VLSI) Systems にて掲載されている。また、国内学会 DA シンポジウムにおいても筆頭著者として発表しており、情報処理学会 山下記念研究賞、IEEE CEDA All Japan Joint Chapter Academic Research Award 、システムLSI 設計技術研究会2017 年度最優秀発表学生賞などを受賞している。