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潜在性能を極限まで引き出す自律性能制御VLSI

自主性能控制 VLSI，最大限度地发挥潜在性能

基本信息

批准号：
18J12044
负责人：
増田豊
金额：
$ 0.96万
依托单位：
Osaka University
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2018
资助国家：
日本
起止时间：
2018-04-25 至 2020-03-31
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-18J12044/
关键词：
省電力設計高信頼設計適応的速度制御 MTTF 考慮設計

项目摘要

申請者は、微細化に起因する性能ばらつき、信頼性劣化などの現在の半導体業界が直面している問題を解決するため、適応的速度制御の研究に着手した。速度制御の実用化について多角的な視点から俯瞰し、最重要技術要素である設計手法の確立に取り組んだ。従来研究では速度制御機構をいかに設計するかのみに注目していたが、申請者は速度制御機構と制御対象回路の一体最適化に取り組み、その設計手法を提案した。速度制御機構の設計では、代表的なセンサであるレプリカとエラー予告 FF (Flip-Flop) に着目し、両センサの優劣を数年の寿命制約下での電源電圧削減効果に基づき、定量的に議論した。また、センサを活用するために、活性化確率とタイミング違反率の両者を考慮した挿入手法を提案した。制御対象回路の設計では、センサの観測箇所を削減しつつ省電力化・長寿命化を高めるために、活性化考慮スラック割当手法を提案した。一体最適設計により、従来設計から 38.0% 電力を削減した。研究成果については、VLSI CAD 分野で世界最高峰・最難関の国際会議 IEEE/ACM International Conference on Computer-Aided Design (ICCAD) において筆頭著者として発表した他、VLSI CAD 分野で最高水準の英文誌 IEEE Transactions on Very Large Scale Integration (VLSI) Systems にて掲載されている。また、国内学会 DA シンポジウムにおいても筆頭著者として発表しており、情報処理学会山下記念研究賞、IEEE CEDA All Japan Joint Chapter Academic Research Award 、システムLSI 設計技術研究会2017 年度最優秀発表学生賞などを受賞している。

The applicant is currently facing the problem of miniaturization, performance, and reliability degradation, and the semiconductor industry is currently facing the problem and solving it, and researching on appropriate speed control is underway. The speed control is realized through the multi-angle viewpoint and the design technique, which is the most important technical element. I came here to study the design of the speed control mechanism, the design of the speed control mechanism, the attention of the applicant, and the applicant. The speed control mechanism and the control circuit are integrated and optimized using a combination of design techniques and design techniques. Announcement of the design of the speed control mechanism, representative of the Nagakure FF (Flip-Flop) We have discussed the advantages and disadvantages of the power supply based on the purpose and the quantitative discussion on the power supply voltage reduction effect under the life limit of several years.また, センサをutilizationするために, activation accuracy とタイミングviolation rate の両人したinsertion technique をproposal した. The design of the control circuit has been designed, and the measurement system has been reduced to include power saving and longer life, and the proposed method has been proposed in consideration of activation. Integrated optimal design and design, 38.0% power reduction. Research results, VLSI CAD division, the world's highest peak and most difficult international conference IEEE/ACM International Conference on Computer-Aided Design (ICCAD), VLSI CAD division, the highest level, English journal IEEE Transactions on Very Large Scale Integration (VLSI) Systems にて掲泽されている.また, Domestic Association DA シンポジウムにおいてもWritten author として発外しており, Information Processing Society Yamashita Memorial Research Award, IEEE CEDA All Japan Joint Chapter Academic Research Award, システムLSI The Design Technology Research Association's 2017 Outstanding Watch Student Award was awarded to Nakoru.

项目成果

期刊论文数量（7）

专著数量（0）

科研奖励数量（0）

会议论文数量（0）

专利数量（0）

Comparing voltage adaptation performance between replica and in-situ timing monitors

比较副本和原位时序监视器之间的电压适应性能

DOI：
发表时间：
2018
期刊：
影响因子：
0
作者：
Masuda Yutaka;Onoye Takao;Hashimoto Masanori;Nagayama Jun;西孝将;Masuda Yutaka
通讯作者：
Masuda Yutaka

FPGA を用いた動的電源ノイズ下でのエラー予告FF の動作検証

使用 FPGA 验证动态电源噪声下错误通知 FF 的操作

DOI：
发表时间：
2019
期刊：
影响因子：
0
作者：
Masuda Yutaka;Onoye Takao;Hashimoto Masanori;Nagayama Jun;西孝将
通讯作者：
西孝将

MTTF-aware Design Methodology of Adaptively Voltage Scaled Circuit with Timing Error Predictive Flip-Flop

具有定时误差预测触发器的自适应电压缩放电路的 MTTF 感知设计方法

DOI：
发表时间：
2019
期刊：
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences
影响因子：
0
作者：
Masuda Yutaka;Hashimoto Masanori
通讯作者：
Hashimoto Masanori

Activation-Aware Slack Assignment for Time-to-Failure Extension and Power Saving

用于延长故障时间和节能的激活感知裕度分配