Development of Highly Efficient Ising Computer by Hardware and Algorithm Co-design

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組合せ最適化問題を磁性体のモデルであるイジングモデルの基底状態探索に帰着させることで効率良く最適解を解くアプローチが存在する。中でも金属工学におけるアニーリングに習ったイジングモデル の基底状態探索マシンはアニーリングプロセッサと呼ばれる。アニーリング プロセッサは、ハードウェア上に実装するイジングモデル のネットワークから局所結合型と全結合型の2種類に分類される。本研究では、それぞれ2種類のプロセッサに対して全結合イジングモデル を超高効率に解くアプローチに関してハードウェアとアルゴリズムの強調設計により研究を実施した。局所結合型プロセッサでは、前年度に投稿した時分割多重処理機構を持つ疎結合プロセッサがIEICE英論文誌に掲載された。このアプローチはスピンの増加に対してスケーラビリティが高いという特徴がある。全結合型プロセッサでは、前年度末より実施しているハードウェアの並列度を高める新しいアルゴリズムである確率的セルラーオートマトンに基づくアルゴリズムとそのハードウェアアーキテクチャのASIC化を引き続き実施、チップ評価を行なった後、集積回路の基幹学会であるISSCC2020にて成果発表を行なった。試作したチップの評価から提案手法は、従来研究では解くことが困難であった問題を解くことを可能にし、既存の全結合イジングモデルの基底状態探索マシンと比較して、解精度、実行速度、電力効率の点で大きく改善が見られることがわかった。本研究は、より詳細な評価を行いJSSCにも投稿予定である。以上の成果から、大規模かつ複雑な組合せ最適化問題を超高効率で解くアニーリング プロセッサの開発という目的を達成したと考えられる。