超高密度磁気記録用信号処理方式の検討

超高密度磁记录信号处理方法研究

• 批准号: 09750426
• 负责人: 中司 賢一
• 金额: $ 1.34万
• 依托单位: Kyushu University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Encouragement of Young Scientists (A)
• 财政年份: 1997
• 资助国家: 日本
• 起止时间: 1997 至 1998
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-09750426/
• 关键词: 磁気記録; 信号処理; ウェーブレット; 集積回路; クロック生成PLL; ウェーブレット変換; モデリング; 符号間干渉

磁気記録装置の記録密度を向上させるために必要である信号処理方式に関して検討を行った。始めに、コンピュータシミュレーションにより信号処理アルゴリズムについて検討した。磁気ディスクの再生信号を模擬した信号(ローレンツ波形)にノイズを重畳し、その信号をウェーブレソト変換によって解析した。記録密度はk=2以上を仮定し、入力データ系列はランダムなバイナリーデータ系列とし、これにガウス雑音を重畳した。ウェーブレット解析には、メキシカンハットとフレンチハットの2種類のマザーウェーブレットを用いた。マザーウェーブレットとしてフレンチハットを用いた場合、符号間干渉の除去とS/Nの大幅な改善がみられた。次に、このアルゴリズムを集積回路化(LSI化)するためには、離散ウェーブレット変換を用いることとすると入力信号のオーバーサンプリングと並列処理が必要である。そのために精度の高い多相クロックが必要となる。今回、このウェーブレットを利用した磁気ディスク用信号処理LSIの実現性を検討するにあたって、オーバーサンプリングのために重要であるクロック生成回路(PLL回路)を検討し、設計・試作を行った。試作したPLLは、1.2μmCMOSデザインルールで設計し、VDEC(東京大学大規模集積システム設計教育研究センター)を通じ試作した。測定、評価の結果、PLLは電源電圧5Vの時、約300MHzで動作し、消費電力は約30mWであった。今後、このPLLを用いてウェーブレット変換処理を行う信号処理回路の検討を行う予定である。

The magnetic field recording device has a recording density を upward させるために necessary である signal processing method に related to を discussion を line った. Beginning め に, コ ン ピ ュ ー タ シ ミ ュ レ ー シ ョ ン に よ り signal 処 Richard ア ル ゴ リ ズ ム に つ い て beg し 検 た. Magnetic 気 デ ィ ス ク の を regeneration signal し た signal (ロ ー レ ン ツ waveform) に ノ イ ズ を heavy 畳 し, そ の signal を ウ ェ ー ブ レ ソ ト variations in に よ っ て parsing し た. Recording density は k = 2 or more を 仮 し, into force デ ー タ series は ラ ン ダ ム な バ イ ナ リ ー デ ー タ series と し, こ れ に ガ ウ ス 雑 sound を heavy 畳 し た. Analytical に ウ ェ ー ブ レ ッ ト は, メ キ シ カ ン ハ ッ ト と フ レ ン チ ハ ッ ト の 2 kinds の マ ザ ー ウ ェ ー ブ レ ッ ト を with い た. マ ザ ー ウ ェ ー ブ レ ッ ト と し て フ レ ン チ ハ ッ ト を with い た occasions, dry intersymbol involved の remove と S/N の な significantly improve が み ら れ た. に, こ の ア ル ゴ リ ズ ム を collection of integrated circuit is changed (LSI) す る た め に は, discrete ウ ェ ー ブ レ ッ ト variations in を with い る こ と と す る と signal into force の オ ー バ ー サ ン プ リ ン グ と parallel 処 Richard が necessary で あ る. Youdaoplaceholder0 ために precision <e:1> high そ multiphase <s:1> ロッ が が necessary となる. Today, back こ の ウ ェ ー ブ レ ッ ト を using し た magnetic 気 デ ィ ス ク by signal 処 LSI の be sex を now beg す 検 る に あ た っ て, オ ー バ ー サ ン プ リ ン グ の た め に important で あ る ク ロ ッ ク generating circuit (PLL circuit) を beg し 検 line, design attempt を っ た. Attempt し た PLL は, 1.2 mu mCMOS デ ザ イ ン ル ー ル で design し, VDEC (Tokyo university mass product シ ス テ ム design education research セ ン タ ー) を tong じ attempt し た. The results of the measurement and evaluation are as follows: when the PLL <s:1> power supply voltage is 5V <e:1>, approximately 300 MHZ で operates 価, and the power consumption is <s:1> approximately 30mWであった. In the future, こ の PLL を with い て ウ ェ ー ブ レ ッ ト variations in line 処 reason を う signal 処 principle circuit の 検 line for を う designated で あ る.

项目成果

宮澤 弘泰: "オンチップクロック生成PLLの低ジッタ・小面積化設計" 九州大学大学院システム情報科学研究科報告. 4・1(印刷中). (1999)

Hiroyasu Miyazawa：“片上时钟生成 PLL 的低抖动和小面积设计”九州大学系统与信息科学研究生院的报告 4/1（出版中）。