面積・時間積最小化に基づく最高性能知能集積システム用VLSIプロセッサの開発

基于面积/时间乘积最小化的最高性能智能集成系统VLSI处理器的开发

• 批准号: 10780162
• 负责人: 張山 昌論
• 金额: $ 1.41万
• 依托单位: Tohoku University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Encouragement of Young Scientists (A)
• 财政年份: 1998
• 资助国家: 日本
• 起止时间: 1998 至 1999
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-10780162/
• 关键词: 衝突警報システム; 軌道計画; 知能集積システム; 面積・時間積最小化

本研究では,高安全自動車や家庭用サービスロボットなどにおいて重要となる,自動車(またはロボット)と障害物の衝突をチェックする衝突チェックVLSIプロセッサを開発し,それに基づいた衝突警報システムを構築し,その総合的評価を行うことを目的としている.このような目的のために,本年度は以下の成果を得た.1.計算量の少ないVLSI向き衝突チェックアルゴリズムの確立VLSIでの実現のためには,処理の規則性・並列性が重要となる.そこで,計算量を減少しつつ並列処理にも適合する衝突チェックアルゴリズムを提案した.自動車の表面離散点情報の表現法として精密な直方体表現と,大枠直方体表現を用いる階層的直方体表現を提案した.この表現を用いることにより,チェックの精度を段階的に高めることにより,計算量を大幅に減少できる.2.面積・時間積最小化に基づく最適設計のための連想メモリの開発前年度の研究により研究者が提案した並列性の高いVLSI向きアルゴリズムに基づいた稼働率100%の負荷分散型の並列アーキテクチャでは,全体の最適設計,例えば,面積制約下での処理時間最小化は,1個の処理要素(PE)の面積・時間積に帰着されることを見いだしている.そこで,照合演算を並列に行う連想メモリの面積・時間積最小化を実現するためのアーキテクチャとして,メモリの各ワードを複数の照合回路により共有したマルチポート連想メモリを提案した.このアーキテクチャではメモリセルの稼働率を高めることにより、同等の面積で従来の連想メモリの数倍の性能を達成できることが確認された.3.衝突チェックVLSIプロセッサの基本回路のフルカスタム試作・評価衝突チェックVLSIプロセッサの基本回路として,128ワード連想メモリとPEを0.5μmCMOS設計ルールにより試作した.動作周波数50MHzまでの動作が確認され,その性能は従来の汎用ワークステーションと比較して3桁以上高いことが実証された.

This study aims to develop a system of conflict alarm systems for high safety vehicles and household vehicles, and to establish a comprehensive evaluation system for vehicle safety. 1. The amount of computation required to establish VLSI is reduced, and the regularity and parallelism of processing are important. The calculation amount is reduced and the parallel processing is suitable for the conflict. Automatic vehicle surface discrete point information representation method and precision rectangular body performance, large rectangular body performance and application of the hierarchical rectangular body performance proposal. 2. Minimizing the product of area and time; optimizing the design of VLSI; and 3. Optimizing the design of VLSI. For example, under area constraints, the processing time is minimized, and the area·time product of one processing element (PE) is reduced. In this case, according to the joint calculation, the area and time product of the joint calculation are minimized, and the joint calculation of the joint calculation. 3. The basic circuit design of VLSI with 128-bit CMOS is tested. The basic circuit design of VLSI with 128-bit CMOS is tested. Operation cycle 50MHz operation is confirmed, the performance of the system is compared with the general use of the system, and the performance of the system is verified.

项目成果

M.Hariyama: "Design of a Collision Detection VLSI Processor Basedon Minimization of Area-Time Products" Proc.IEEE International Conference on Robotics and Automation. 3691-3696 (1998)

M.Hariyama：“基于区域时间产品最小化的碰撞检测 VLSI 处理器的设计”Proc.IEEE 国际机器人与自动化会议。

MASANORI HARIYAMA: "Collision Detection VLSI Processor for Intelligent Vehicles Using a Hierarchically-Content-Addressable Memory"IEICE Transaction on Electron. E82-C・9. 1722-1729 (1999)

MASANORI HARIYAMA：“使用分层内容可寻址存储器的智能车辆碰撞检测 VLSI 处理器”Electron 上的 IEICE Transaction，1722-1729（1999 年）。

M.Hariyama: "Optimal Design of a Parallel VLSI Processor Basedon Minimization of Area-Time Products and Its Application" Proc.the Workshop on Synthesis and System Integlation. 179-185 (1998)

M.Hariyama：“基于区域时间乘积最小化的并行 VLSI 处理器的优化设计及其应用”Proc.the Workshop on Synthesis and System Integration。

MASANORI HARIYAMA: "Collision Detection VLSI Processor for Highly-Safe Intelligent Vehicles Using a Multiport Content-Addressable Memory"Interdisciplinary Information Sciences. 5・2. 109-115 (1999)

MASANORI HARIYAMA：“使用多端口内容可寻址存储器的高度安全智能车辆的碰撞检测 VLSI 处理器”跨学科信息科学 5・2（1999 年）。