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大規模・高性能VLSIの遅延故障に対するテスト容易化設計に関する研究

大规模、高性能VLSI延迟故障的可测性设计研究

基本信息

批准号：
12780226
负责人：
大竹哲史
金额：
$ 1.6万
依托单位：
Nara Institute of Science and Technology
依托单位国家：
日本
项目类别：
Grant-in-Aid for Encouragement of Young Scientists (A)
财政年份：
2000
资助国家：
日本
起止时间：
2000 至 2001
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-12780226/
关键词：
VLSIテストテスト生成アルゴリズムテスト容易化設計パス遅延故障 2パターンテスト階層テスト生成回路擬似変換組合せテスト生成複雑度データパス平行構造順序回路完全故障検出効率組合せ回路テスト生成

项目摘要

本研究は遅延故障(特に最も一般性のあるパス遅延故障)に対するテスト容易化設計方法論の確立を目的として行った。本年度は、前年度に引き続きレジスタ転送(RT)レベル回路において、外部テスト方式を指向した遅延故障に対するテスト容易性について考察を行った。はじめに、昨年度提案したRTレベルデータパス回路の階層2パターンテスト容易性を拡張し、RTレベルコントローラ・データパス回路全体の階層2パターンテスト容易性を提案した。また、順序回路のパス遅延故障テスト生成を、組合せ回路用のセグメント遅延故障テスト生成アルゴリズムを用いて、高速に行うことのできる回路構造として、昨年度提案した同位相平衡構造の概念を応用し、不連続再収斂構造を定義して、これに基づくテスト生成法・テスト容易化設計法を提案した。さらに、組合せ回路のパス遅延故障テスト生成を、既存の高性能な縮退故障のテスト生成アルゴリズムを用いて行う方法も提案した。本年度はこれらの成果を国際会議に1件、国内研究会に3件発表し、国際会議に1件、国内論文誌に1件発表予定(採録済み)である。また、ここで提案した回路構造に基づくテスト容易性を、組込自己テスト(BIST)方式を指向したテスト容易性への拡張について考察した。具体的には、擬似乱数発生器によって生成したパターンを、提案した回路構造を満たす回路に印加して、故障検出率を評価した。各遅延故障の検出には2パターンが必要になるため、擬似乱数発生器によって生成したパターンだけでは、高い故障検出率を得ることはできなかった。乱数発生方式や回路構造について考察を行ったが、まだ良い成果は得られていない。今後の課題としては、擬似乱数の発生方式、擬似乱数パターンでのテスト容易性解析、テスト点挿入などのテスト容易化設計などについて考察することなどが挙げられる。

This research aims to establish a methodology for facilitating the design of test stations for delay faults, especially the most general delay faults. This year, compared with the previous year, we conducted a survey on the ease of response to delays in the detection of external fault patterns. For the first time in the past year, the proposal for the ease of communication between the two levels of the circuit has been made. The concept of in-phase equilibrium structure was proposed last year, and the definition, basic structure generation method and easy design method of in-phase equilibrium structure were proposed. In addition, the proposed method for the generation of delay fault in combination with existing high performance fault reduction fault generation is proposed. This year, 1 international conference, 3 domestic research conferences, 1 international conference, 1 domestic journal are scheduled to be published. The basic structure of the circuit is easy to construct, and the method of BIST is easy to construct. Specific simulation results show that the simulation results are similar to the simulation results, and the simulation results are similar to the simulation results. Each delay fault detection is necessary, the pseudo-chaotic generator is generated, and the high fault detection rate is obtained. Random number generation method and loop structure are investigated, and the results are obtained. Future topics include: generation of pseudo-random numbers, ease of analysis of pseudo-random numbers, ease of design of pseudo-random numbers, etc.