Understanding carrier transport properties of ultra-thin semiconductor channel CMOS and establishing a method to enhance channel mobility

了解超薄半导体沟道CMOS的载流子传输特性并建立增强沟道迁移率的方法

基本信息

批准号：
22H00208
负责人：
高木信一
金额：
$ 27.12万
依托单位：
The University of Tokyo
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research (A)
财政年份：
2022
资助国家：
日本
起止时间：
2022-04-01 至 2025-03-31
项目状态：
未结题

来源：
https://kaken.nii.ac.jp/en/grant/KAKENHI-PROJECT-22H00208/
关键词：
MOSFET ゲルマニウム III-V族半導体 MOS型トランジスタ

项目摘要

(1) 実験的検討では、(111)GOI基板をsmart cut法で作製するに当り、結晶性の回復のためのアニーリングにより、GOIと埋め込み酸化膜界面が劣化する可能性が懸念点となっている。そこで、界面劣化の様子と最適なアニール条件の決定のため、Al2O3/GeOx/(111)および(100) n-Ge構造に対する、堆積後熱処理（PDA）の影響を、真空、N2、O2雰囲気下で300℃から650℃の温度範囲で実験的に調べた所、PDA温度の上昇につれて、界面準位密度（Dit）が減少し、550℃および600℃でのPDA後の(111) Ge界面において、約3E11 eV-1cm-2の最小Ditが実現されることが分かった。結果として、Al2O3/GeOx/Ge界面は、Smart-cutによるGOI埋め込み酸化膜構造に適していることが示された。また、優れたInAs MOS界面実現を目指すに当たり、InAs MOS界面におけるDitの正確な評価法を検討し、40 K以下の測定温度での高周波C-V法が適切であることを明らかにした。この際、C-Vスキャンでは、遅い準位の応答を抑制するため、限られたゲート電圧範囲を用いる必要であることを示した。(2) 理論的検討では、表面ラフネス（膜厚ゆらぎ）散乱により決まる移動度の定量的決定を目指して、従来の線形モデルに比べて定量性の高い、非線形ポテンシャルを導入した物理モデルの構築を進めた。空間平均された摂動ハミルトニアンの概念を導入することにより、ラフネスのある界面における二次元電子ガスの基底状態を用いることが、定式化に当たり、重要であることを示した。このモデルの下で、Siバルクおよび極薄膜SOI nチャネルMOSFETの移動度を計算し、電子顕微鑑観察によって実験的に得られた粗さパラメータを用いて、室温の実験的な移動度を定量的に説明できることを示した。

（1）实验研究表明，在使用智能切割方法制造（111）GOI底物时，人们担心GOI和掩埋的氧化物膜的界面可能由于退火而恢复结晶度而恶化。因此，为了确定界面降解和最佳退火条件的状态，沉积后热处理（PDA）对AL2O3/GEOX/（111）和（100）N-GE结构的影响在300°C至650°C的温度范围内进行了实验研究。随着PDA温度的升高，界面状态密度（DIT）降低，导致在550°C和600°C下PDA后（111）GE接口处的最小DIT约为3E11 EV-1CM-2。结果，结果表明AL2O3/GEOX/GE界面适用于智能的GOI嵌入的氧化物结构。此外，为了实现出色的INAS MOS界面，我们研究了在INAS MOS界面处对DIT进行的准确评估方法，并揭示了在40 K以下的温度下的高频C-V方法是合适的。在这种情况下，显示出在C-V扫描中，有限的门电压范围对于抑制缓慢水平的响应是必要的。（2）在理论研究中，我们旨在定量确定由表面粗糙度（膜厚度波动）散射确定的迁移率，我们开始构建一种物理模型，该物理模型引入了非线性电位，该模型比常规线性模型更定量。通过引入空间平均的扰动汉密尔顿人的概念，我们表明，在粗糙界面处使用二维电子气体的基态对于配方很重要。在此模型下，计算了SI散装和超薄膜SOI N通道MOSFET的迁移率，并证明可以使用通过电子显微镜观测来实验获得的粗糙度参数来定量解释室温下的实验迁移率。