Understanding carrier transport properties of ultra-thin semiconductor channel CMOS and establishing a method to enhance channel mobility

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(1) 実験的検討では、(111)GOI基板をsmart cut法で作製するに当り、結晶性の回復のためのアニーリングにより、GOIと埋め込み酸化膜界面が劣化する可能性が懸念点となっている。そこで、界面劣化の様子と最適なアニール条件の決定のため、Al2O3/GeOx/(111)および(100) n-Ge構造に対する、堆積後熱処理（PDA）の影響を、真空、N2、O2雰囲気下で300℃から650℃の温度範囲で実験的に調べた所、PDA温度の上昇につれて、界面準位密度（Dit）が減少し、550℃および600℃でのPDA後の(111) Ge界面において、約3E11 eV-1cm-2の最小Ditが実現されることが分かった。結果として、Al2O3/GeOx/Ge界面は、Smart-cutによるGOI埋め込み酸化膜構造に適していることが示された。また、優れたInAs MOS界面実現を目指すに当たり、InAs MOS界面におけるDitの正確な評価法を検討し、40 K以下の測定温度での高周波C-V法が適切であることを明らかにした。この際、C-Vスキャンでは、遅い準位の応答を抑制するため、限られたゲート電圧範囲を用いる必要であることを示した。(2) 理論的検討では、表面ラフネス（膜厚ゆらぎ）散乱により決まる移動度の定量的決定を目指して、従来の線形モデルに比べて定量性の高い、非線形ポテンシャルを導入した物理モデルの構築を進めた。空間平均された摂動ハミルトニアンの概念を導入することにより、ラフネスのある界面における二次元電子ガスの基底状態を用いることが、定式化に当たり、重要であることを示した。このモデルの下で、Siバルクおよび極薄膜SOI nチャネルMOSFETの移動度を計算し、電子顕微鑑観察によって実験的に得られた粗さパラメータを用いて、室温の実験的な移動度を定量的に説明できることを示した。