スティープスロープＭＯＳトランジスタに最適なＭＯＳゲートスタック構造に関する研究

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本研究では、電源電圧を削減し情報処理エネルギーの大幅な低減を達成できるスティープスロープMOSトランジスタにおいて、その実現の鍵となるデバイス構造とその電気特性及びその関係の明確化に関する研究を行った。65nm世代の量産に用いられている標準Si CMOS試作環境におけるプロセス適用し、相補型のTFET（nチャネルTFETとpチャネルTFET）を、一体のプロセスフローを用いて実現した。B、As、C各イオンのイオン注入を用い、熱工程を制御することによって、急峻な不純物分布を持つ縦型トンネルソース構造を実現した。TFETの条件振りとしては、C(カーボン)I/Iの有無とオフセット・スペーサをエクステンションI/IとポケットI/Iの前に行うか後に行うかの組み合わせである。nTFETに対して試作条件振りによる電気特性の違いを調べたところ、C注入の有無では、C I/Iがある方が、TFETの電気特性が改善することが分かった。C　I/Iの有無でのエクステンション領域での不純物のSIMS分布の結果の差を見ると、C I/Iの有る場合にはAsプロファイルが急峻になっていることから、ポケット不純物の急峻化により、トンネル距離が短くなっている可能性があることが示唆される。またオスセット・スペーサの順序の点では、オフセット形成後にエクステンションとポケットのI/Iを行うことによって性能が向上することが分かった。これは、オフセット・スペーサ形成時にSi基板が掘れることから、オスセット・スペーサ形成後のI/I形成後の方が、ゲートエッジ直下の不純物濃度が高くなるためではないかと考えられる。以上のように、ソース領域のI/I条件やプロセスの順序などの最適化が、TFET特性に極めて敏感に影響することが明らかとなった。また、ゲート長としては、50nmのゲート長でも適切に動作することが分かった。