スティープスロープＭＯＳトランジスタに最適なＭＯＳゲートスタック構造に関する研究

陡坡MOS晶体管最优MOS栅堆叠结构的研究

• 批准号: 16F16070
• 负责人: 高木 信一
• 金额: $ 1.47万
• 依托单位: The University of Tokyo
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2016
• 资助国家: 日本
• 起止时间: 2016-10-07 至 2019-03-31
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-16F16070/
• 关键词: トンネリング; MOSFET

本研究では、電源電圧を削減し情報処理エネルギーの大幅な低減を達成できるスティープスロープMOSトランジスタにおいて、その実現の鍵となるデバイス構造とその電気特性及びその関係の明確化に関する研究を行った。65nm世代の量産に用いられている標準Si CMOS試作環境におけるプロセス適用し、相補型のTFET（nチャネルTFETとpチャネルTFET）を、一体のプロセスフローを用いて実現した。B、As、C各イオンのイオン注入を用い、熱工程を制御することによって、急峻な不純物分布を持つ縦型トンネルソース構造を実現した。TFETの条件振りとしては、C(カーボン)I/Iの有無とオフセット・スペーサをエクステンションI/IとポケットI/Iの前に行うか後に行うかの組み合わせである。nTFETに対して試作条件振りによる電気特性の違いを調べたところ、C注入の有無では、C I/Iがある方が、TFETの電気特性が改善することが分かった。C　I/Iの有無でのエクステンション領域での不純物のSIMS分布の結果の差を見ると、C I/Iの有る場合にはAsプロファイルが急峻になっていることから、ポケット不純物の急峻化により、トンネル距離が短くなっている可能性があることが示唆される。またオスセット・スペーサの順序の点では、オフセット形成後にエクステンションとポケットのI/Iを行うことによって性能が向上することが分かった。これは、オフセット・スペーサ形成時にSi基板が掘れることから、オスセット・スペーサ形成後のI/I形成後の方が、ゲートエッジ直下の不純物濃度が高くなるためではないかと考えられる。以上のように、ソース領域のI/I条件やプロセスの順序などの最適化が、TFET特性に極めて敏感に影響することが明らかとなった。また、ゲート長としては、50nmのゲート長でも適切に動作することが分かった。

This study aims to clarify the electrical characteristics and relationships of power supply voltage reduction, information processing, MOS voltage reduction, and the key to the realization of power supply voltage reduction. 65nm generation of production applications in the standard Si CMOS test environment, complementary type TFET (n-generation TFET and p-generation TFET), integrated with the use of the implementation of the B, As and C are used for injection, thermal engineering, control, rapid impurity distribution, and maintenance. TFET condition vibration The electrical characteristics of the nFET are modified by the presence or absence of C injection, and the electrical characteristics of the TFET are improved by the C I/I ratio. The difference of SIMS distribution results of impurities in the field of CI/I and the existence of CI/I are shown in the following table. The order of the points is different, the order of the points is different, and the order of the points is different. The impurity concentration of Si substrate after I/I formation is high. The above I/I conditions and the order of TFET characteristics are optimized. The length of the film is 50nm and the length of the film is 50nm.

项目成果

Investigation in electrical characteristics of vertical junction n-type Tunnel FET

垂直结n型隧道FET电特性研究

• DOI: 10.1109/ted.2018.2874534
• 发表时间: 2018
• 期刊: IEEE Transactions on Electron Devices
• 影响因子: 3.1
• 作者: P.-C. Huang;T. Tanamoto;M. Goto;S. Kawanaka;H. Hieda;M. Koyama;M. Takenaka;and S. Takagi;“
• 通讯作者: “