スティープスロープＭＯＳトランジスタに最適なＭＯＳゲートスタック構造に関する研究

陡坡MOS晶体管最优MOS栅堆叠结构的研究

• 批准号: 16F16070
• 负责人: 高木 信一
• 金额: $ 1.47万
• 依托单位: The University of Tokyo
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for JSPS Fellows
• 财政年份: 2016
• 资助国家: 日本
• 起止时间: 2016-10-07 至 2019-03-31
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-16F16070/
• 关键词: トンネリング; MOSFET

本研究では、電源電圧を削減し情報処理エネルギーの大幅な低減を達成できるスティープスロープMOSトランジスタにおいて、その実現の鍵となるデバイス構造とその電気特性及びその関係の明確化に関する研究を行った。65nm世代の量産に用いられている標準Si CMOS試作環境におけるプロセス適用し、相補型のTFET（nチャネルTFETとpチャネルTFET）を、一体のプロセスフローを用いて実現した。B、As、C各イオンのイオン注入を用い、熱工程を制御することによって、急峻な不純物分布を持つ縦型トンネルソース構造を実現した。TFETの条件振りとしては、C(カーボン)I/Iの有無とオフセット・スペーサをエクステンションI/IとポケットI/Iの前に行うか後に行うかの組み合わせである。nTFETに対して試作条件振りによる電気特性の違いを調べたところ、C注入の有無では、C I/Iがある方が、TFETの電気特性が改善することが分かった。C　I/Iの有無でのエクステンション領域での不純物のSIMS分布の結果の差を見ると、C I/Iの有る場合にはAsプロファイルが急峻になっていることから、ポケット不純物の急峻化により、トンネル距離が短くなっている可能性があることが示唆される。またオスセット・スペーサの順序の点では、オフセット形成後にエクステンションとポケットのI/Iを行うことによって性能が向上することが分かった。これは、オフセット・スペーサ形成時にSi基板が掘れることから、オスセット・スペーサ形成後のI/I形成後の方が、ゲートエッジ直下の不純物濃度が高くなるためではないかと考えられる。以上のように、ソース領域のI/I条件やプロセスの順序などの最適化が、TFET特性に極めて敏感に影響することが明らかとなった。また、ゲート長としては、50nmのゲート長でも適切に動作することが分かった。

在这项研究中，我们对阐明设备结构，电气特性和关系进行了研究，这是实现钢斜率MOS晶体管的关键，这可以降低电源电压并显着减少信息处理能量。在65nm生成中用于质量生产的标准SI CMOS原型环境中应用过程，并使用集成过程流量实现了互补的TFET（N通道TFET和P通道TFET）。通过使用B，AS和C离子的离子植入控制热过程，实现了具有突然杂质分布的垂直隧道源结构。 TFET的条件是C（碳）I/I的存在或不存在以及是否在延长I/I和Pocket I/I之前执行偏移垫片的组合。当我们研究由于NTFET的原型条件分布而引起的电气特性差异时，我们发现在存在或不存在C注射的情况下，C I/I改善了TFET的电特性。查看在有或没有C I/I的延伸区域中杂质分布的结果的差异，在存在C I/I的情况下，AS轮廓很陡峭，这表明由于口袋杂质突然增加，隧道距离可能更短。还发现，就雄性集垫片的顺序而言，通过在偏移形成后执行扩展和袋中的I/I来提高性能。这被认为是因为在形成偏移垫片时可以挖掘Si底物，并且在形成雄性集合器后，I/I形成后，栅极边缘下方的杂质浓度就会较高。如上所述，已经揭示了源区域I/I条件和过程顺序的优化对TFET特性具有极其敏感的影响。还发现，即使在50 nm的栅极长度下，栅极长度也是合适的。

项目成果

Investigation in electrical characteristics of vertical junction n-type Tunnel FET

垂直结n型隧道FET电特性研究

• DOI: 10.1109/ted.2018.2874534
• 发表时间: 2018
• 期刊: IEEE Transactions on Electron Devices
• 影响因子: 3.1
• 作者: P.-C. Huang;T. Tanamoto;M. Goto;S. Kawanaka;H. Hieda;M. Koyama;M. Takenaka;and S. Takagi;“
• 通讯作者: “