SnSの欠陥化学の探究と薄膜トランジスタへの展開

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SnSにより適したTFT構造を判断するためにトップゲート型とボトムゲート型の素子試作を行った。トップゲート型では基板に石英ガラスを用い高真空での真空蒸着法によりSnS薄膜を製膜した。SnS薄膜の表面は数百nm程度の小さな粒状凹凸があり、RMS値は15nm程度であった。Sn/S比は0.9程度でありS過剰の薄膜となった。ゲート酸化膜はプラズマCVD法によりSiO2を製膜した。試作したTFTの素子特性を評価したところTFT動作を確認できた。しかしソース・ゲート間のリーク電流が大きく良好な特性は得られなかった。これはSnSの再蒸発温度が低いためSiO2薄膜製膜後のポストアニール条件が制限されたことが影響したと考えられる。一方ボトムゲート型では単結晶p-Siを用いた。課題のゲート酸化膜には熱酸化Siを用いることで改善を図った。SnS薄膜の表面はSn/S比のわずかなずれ(~1%)でも板状結晶が基板に対して斜めに突き刺さったような形状を有した。これに対してSn/S＝1.00の薄膜では粒径が1 μm以上の平坦な表面を得ることができた。得られた素子のリーク電流は数十pA程度まで抑制することができたがSnS薄膜の膜厚が厚く十分な変調を得ることができなかった。高真空での真空蒸着法では組成のわずかなずれで表面形状が大きく変わる。これに対してSn/S比のずれを<1%の精度で再現性を出すのは容易ではない課題が挙がった。そこで低真空での真空蒸着を試みた。原料加熱により蒸発した蒸気が低真空下では流体として働くため、これにより生じる層流を利用して板状のSnS結晶を基板上に寝かせて製膜する試みである。実際に製膜温度と基板位置などを最適化することにより表面が平坦で組成比がそろったSnS薄膜を再現性良く製膜することができるようになった。