ガラス基板上LSIに向けたpoly-Ⅳ族TFTの自己整合3次元集積技術の開発

点击翻译按钮获取中文摘要

Poly-Ⅳ族TFTの自己整合3次元集積プロセスの開発：下層にn-ch poly-Si TFT, 上層にダブルゲート(DG) p-ch poly-Ge TFTの自己整合3次元集積を目指している。本技術の最大の特徴は、ガラス基板を用い、背面露光を利用して上下層のゲートを自己整合的に形成することである。2022年度は、この技術の可能性の検証を行った。その結果、ゲートメタルの膜厚の最適化により、上下TFT層の自己整合3次元ゲートメタル形成が可能であることが明らかになった。しかし、断面TEM観察により、剥離が生じることが明らかになった。剥離はゲートメタルで発生する場合があれば、半導体層で発生する場合もあり、原因の解明までには至っていない。このような問題点があるものの、ゲートの３次元自己整合集積が可能であることが明らかになったことの意義は大きい。Poly-Ge TFTの高性能化：上層のpoly-Ge TFTの性能を向上させるプロセスに取り組んでいる。本研究では、低温で薄膜の非晶質Geの結晶化を実現するため、Cu-MICによる結晶化を行うが、poly-Ge薄膜のCu濃度依存性を平面TEM観察により明らかにした。CuはCu3Geで存在し、Cuの濃度の減少ともにCu3Geの結晶粒サイズが小さくなり、密度が減少することが明らかになった。さらにラマン散乱の結果、Cuの濃度の減少とともに結晶性が悪化することが明らかになった。次に、poly-Ge 薄膜は強いｐ型を示すことから、p-ch TFTを実現するためにはジャンクションレス(JL)構造であることが要求される。そこで、DG JL poly-Ge TFTのpoly-Ge膜厚依存性を詳細に調査し、14nm程度の厚さがTFT特性として最適であることを明確化した。