2重ゲート極微細MOSトランジスタによる単電子制御

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本研究では、複数回路形成やその集積化に適する電子ビームリソグラフィー技術を用いて、室温において単電子レベルの制御が可能となる極微細(数十ナノメートル以下)MOSトランジスタを作製することを目的とする。平成8年度は、まず、単電子レベルの制御が可能となる新しいMOS構造を提案し、この構造に対する諸特性のコンピュータシミュレーションを行うとともに、極微細MOSトランジスタを作製する要素技術の開発も行った。本研究で提案するMOS構造の特徴は、第一に、これまでで最も微細な構造(ゲート長,幅ともに数十ナノメートル)のトランジスタであること、第二に、通常のLDD(Lightly Doped Drain)構造と異なり、サイドウオールスペ-サ下部にn^-領域が存在せず、この部分をトンネル障壁として利用すること、第三に、二重ゲート構造を持ち、上部ゲートに負バイアスを印加することにより、反転層のサイズ及びトンネル障壁の幅と高さを制御できることである。コンピュータシミュレーションは、まず、単一ゲート構造に対して行い、提案する構造のサイドウオールスペ-サ下部にポテンシャル障壁が形成されることを確認した。極微細構造でみられる短チャネル効果によるリ-ク電流をトランジスタの動作電流(〜ピコアンペア)以下に抑えるには基板としてSOI(Silicon On Insulator)基板を用い、基板に負バイアスを印可する方法が有効であることがわかった。要素技術の研究では、ゲート長50nmのMOSトランジスタ作製技術を開発し、これを作製した。また、このトランジスタが正常動作することを確認した。購入した設備備品(ロックインアンプ)は、試作したMOSトランジスタの電気的特性評価(微分容量測定)に用いた。