2重ゲート極微細MOSトランジスタによる単電子制御

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平成9年度は、平成8年度に我々が提案した二重ゲート極微細MOSトランジスタの室温での電気伝導特性のシミュレーションを行なうとともに、トランジスタを作製する要素技術の開発を行なった。二次元デバイスシミュレータを用いてトランジスタのポテンシャル形状の計算を行い、電子がトンネル可能な幅数nm、高さ数百meVのトンネル障壁がサイドウォール及び上部ゲート直下に形成可能であることを明らかにした。その障壁の高さは二重ゲートの二つのゲート電圧を変化させることにより制御可能であることが分かった。このトンネル障壁構造を理想的な一次元モデルとして取り扱い、トンネル電流の計算が可能なプログラムを作成し、室温でのトンネル電流の計算を行なった。その結果、10nmオーダのサイズの量子ドットを作製することにより、トンネル電流がゼロ電圧近傍で抑圧されるクーロンブロッケード現象が生じることがわかった。しかし、10^<17>/cm^3のSi基板濃度では熱励起電流がトンネル電流より大きいため、クーロンブロッケード効果は室温では観測困難である。我々は基板濃度を5×10^<18>/cm^3まで高くすることにより熱励起電流を減少させることが可能であることを見い出し、この問題を解決した。二重ゲート極微細MOSトランジスタ作製のための要素技術を確立するための実験を行なった。このトランジスタの作製において最も重要な要素技術は電子ビームリソグラフィーを用いて100nm以下のラインを描画する技術である。近接効果を用いることにより、100nmライン幅の描画技術を確立した。量子ビームリソグラフィーとアッシングによるレジストパターンの縮小技術を用いることによって40nm程度のゲート加工を実現した。