強誘電体薄膜の物性制御と次世代メモリデバイスへの応用

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Pulsed Laser Deposition(PLD)法により製膜したSrBi_2Ta_2O_9(SBT)薄膜を用いたMetal-Ferroelectric-Insulator-Semiconductor(MFIS)構造においてRapid Thermal Annealing(RTA)を行うことにより良好な静電容量保持特性が得られており、このゲート形成プロセスを用いたMFIS-FETを新たに考案し試作を行った。試作したp-Channel FETのId-Vg特性において強誘電体分極ヒステリシスによって制御されたId-Vgヒステリシスが観測され、メモリウインドウは約1.5Vであった。IdのON/OFF比はSBT強誘電体薄膜を形成する以前のMOSFETと同等の7桁以上と非常に良好な特性が得られた。データ保持時間は10^3秒以上が確認された。一方、さらなる特性の向上を目指し、強誘電体膜成長中の拡散バリアとなり良好な表面チャネルキャリア移動度を与えるI層として酸窒化膜を採用し、その最適化を行った。Si基板上に3種類の窒化膜:1)N_2O雰囲気中での熱酸窒化膜、2)Cat-CVD法による表面窒化酸化膜、3)Plasma CVDによる表面窒化酸化膜、を形成し1)SiON/Si,2),3)SiON/SiO_2/Si構造を作製し評価した。その結果、Cat-CVD法による酸窒化膜は表面に窒素が偏在し、拡散バリア性の向上、リーク電流のプールフレンケル成分の低減、等が見られた。また、Plasma窒化法による酸窒化膜は比較的膜内部にも窒素が含有され、膜全体としてバリア性も高いと考察された。また窒化時間により表面付近窒素含有量を制御できた。これら窒化膜をI層として用いる場合のMFIS-FETプロセスフローも提案、検討した。さらに前年度から強誘電体-絶縁体界面伝導電流を利用した新構造ゲートFETメモリの提案、検討を進めており、強誘電体分極ヒステリシスに対応するId-Vgヒステリシス特性、IdのON/OFF比約2桁が得られた。本構造はSi以外の基板への応用が可能でありPt金属上でのヒステリシスも確認されている。