強誘電体ゲートトランジスタを用いた不揮発性メモリの回路構成による高性能化の研究

利用铁电栅晶体管的非易失性存储器电路配置提高性能的研究

• 批准号: 14750256
• 负责人: 山本 修一郎
• 金额: $ 2.11万
• 依托单位: Tokyo Institute of Technology
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Young Scientists (B)
• 财政年份: 2002
• 资助国家: 日本
• 起止时间: 2002 至 2003
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-14750256/
• 关键词: 強誘電体メモリ; 強誘電体ゲートトランジスタ; 回路シミュレーション; データ破壊; センスアンプ

研究実施計画に基き、高速読出し動作について検討するため2種類のセンスアンプを昨年度設計試作を行っており、今年度は測定を行った。1種類は読み出されたドレイン電流を直接CMOSインバータの入力段(ゲート端子)に入力するタイプで、もう1種類は読出しドレイン電流と比較セルからのドレイン電流との差によって生じる微小電圧差を増幅する回路である。予測通り、前者は小型化に向いている反面、ドレイン電流でインバータを構成するFETと配線の容量を充電しなければならず、動作速度が遅かった。後者は動作は速いが、面積が大きくなるというデメリットが生じた。また強誘電体ゲートトランジスタを用いたメモリの読み出し時にドレイン電圧に高電圧を印加し、ソース電圧が高くなることを利用してデータ検出を行うと強誘電体が分極反転しデータ破壊が起こると考えられた。この防止策としてはドレイン電圧を低くすることが考えられたが、読み出し電流の低下、すなわち読み出し速度の低下が起こる。そこで、ドレイン電圧を上昇させて読み出すのではなく、ゲート電圧とドレイン電圧をほぼ同じにバイアスしておき、ソース電圧を一旦引き下げておいて読み出す方法・回路を考案した。この回路について強誘電体ゲートトランジスタを用いたメモリである1T2C型強誘電体メモリの読み出し回路として設計し、試作を行った。回路の構成は具体的には、前述した2種の読み出し回路の改良版であり、読み出し前に適切な電圧にプリチャージされるクロスカップスアンプと論理閾値を調節したインバータ回路で構成した。

Be applied plan に き was studied, the high-speed 読 し action に つ い て beg す 検 る た め 2 kinds の セ ン ス ア ン プ を yesterday annual line design attempt を っ て お り line, determination of our は "を っ た. 1 species は 読 み out さ れ た ド レ イ ン を direct current CMOS イ ン バ ー タ の segment into force (ゲ ー ト terminal) に す into force る タ イ プ で, も う 1 species は 読 out し ド レ イ ン current と compare セ ル か ら の ド レ イ ン current と の poor に よ っ て raw じ る poor tiny electric 圧 を rights of す る loop で あ る. Be り, the former は miniaturization に to い て い る opposite, ド レ イ ン current で イ ン バ ー タ を constitute す る FET と wiring の charging capacity を し な け れ ば な ら ず, movement speed が 遅 か っ た. The latter has a <s:1> action <e:1> speed が が and a が area that is larger than くなると くなると うデメリットが うデメリットが and じた. ま た strong electricity body ゲ lure ー ト ト ラ ン ジ ス タ を with い た メ モ リ の 読 み when し に ド レ イ ン electric 圧 に high electric 圧 を Inca し, ソ ー ス electric 圧 が high く な る こ と を using し て デ ー タ 検 を row う と extremely strong electricity body が lure points against planning し デ ー タ broken 壊 が up こ る と exam え ら れ た. こ の prevent policy と し て は ド レ イ ン electric 圧 を low く す る こ と が exam え ら れ た が, 読 み し の is low current, す な わ ち 読 み out low の が し speed up こ る. そ こ で, ド レ イ ン electric 圧 を rise さ せ て 読 み out す の で は な く, ゲ ー ト electric 圧 と ド レ イ ン electric 圧 を ほ ぼ with じ に バ イ ア ス し て お き, ソ ー ス electric 圧 を once led き げ て お い て 読 み out す method, loop を test case し た. Strong こ の loop に つ い て induced electricity body ゲ ー ト ト ラ ン ジ ス タ を with い た メ モ リ で あ る type 1 t2c strong electricity body メ lure モ リ の 読 み out し loop と し し, try set を っ て design た. Loop の constitute は specific に は, the foregoing し た two の 読 み out し loop の modified で あ り, 読 み out before し に appropriate な electric 圧 に プ リ チ ャ ー ジ さ れ る ク ロ ス カ ッ プ ス ア ン プ と logical threshold numerical を adjust し た イ ン バ ー タ loop で constitute し た.

项目成果

Shuu'ichiro Yamamoto: "Proposal of a Planar 8F^2 1T2C-Type Ferroelectric Memory Cell"Jpn.J.Appl.Phys.. 42・4B. 2059 (2003)

Shuuichiro Yamamoto：“平面 8F^2 1T2C 型铁电存储单元的提案”Jpn.J.Appl.Phys.. 42・4B。

Shuu'ichirou Yamamoto: "Proposal of a Planar 8F^2 1T2C-Type Ferroelectric Memory Cell"Jpn. J. Appl. Phys.. 42・4B. (2003)

Shuuichirou Yamamoto：“平面 8F^2 1T2C 型铁电存储单元的提案”J. Appl. 42・4B。