A study of LSI design method with balance security and testability

平衡安全性与可测试性的LSI设计方法研究

• 批准号: 20700050
• 负责人: YOSHIMURA Masayoshi
• 金额: $ 2.58万
• 依托单位: Kyushu University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Young Scientists (B)
• 财政年份: 2008
• 资助国家: 日本
• 起止时间: 2008 至 2010
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-20700050/
• 关键词: VLSI設計技術; 設計自動化; ディペンダブルコンピューティング; 暗号・認証等; テスト容易化設計; システム; 安全; ディペンダブル・コンピユーフィング; システムLSI; 安全性; ディペンダブル・コンピューティング

It is difficult to balance with security and testability of LSIs.We showed factors which destroy security of LSIs. DFT (design for testability) techniques which increase testability and do not decrease security were proposed. A LSI design method was constructed by techniques. This method is applied to three cipher LSIs. Experimental results show three cipher LSIs have security and testability.

LSI的安全性和可测性是一个很难平衡的问题，本文给出了影响LSI安全性的因素。提出了在不降低安全性的前提下提高可测性的DFT（可测性设计）技术。通过技术构造了一种大规模集成电路的设计方法。该方法被应用于三个密码LSI。实验结果表明，三种密码LSI具有安全性和可测性。

项目成果

キャプチャ時低消費電力指向テスト生成における検出疑似外部出力決定法

捕获期间面向低功耗的测试生成的检测伪外部输出确定方法

• 发表时间: 2010
• 作者: 沈揚;et al
• 通讯作者: et al

順序回路のソフトエラー耐性評価手法の高速化

时序电路软错误容错加速评估方法

• 发表时间: 2010
• 作者: 吉村正義;et al
• 通讯作者: et al

有限状態機械の分割に基づく定常状態確率の近似計算手法

基于有限状态机划分的稳态概率近似计算方法

• 发表时间: 2010
• 作者: 長谷川創;et al
• 通讯作者: et al

順序回路のソフトエラー耐性評価手法の状態数削減による高速化

通过减少状态数加速时序电路软容错评估方法

• 发表时间: 2010
• 作者: 高田直樹;滝沢努;宮兆〓;増田信之;伊藤智義;下馬場朋禄;Mostafa Mjidi;赤峰悠介
• 通讯作者: 赤峰悠介

A Bit flipping Reduction Method for Pseudo-random Patterns Using Don't Care Identification on BAST Architecture

BAST架构上使用无关识别的伪随机模式位翻转减少方法

• 发表时间: 2008
• 作者: LingLing WAN;et al
• 通讯作者: et al