高性能かつ小面積を実現するフロアプランを考慮したＬＳＩ上位設計技術

考虑实现高性能和小面积布局的LSI上层设计技术

基本信息

批准号：
16J10707
负责人：
寺田晃太朗
金额：
$ 1.22万
依托单位：
Waseda University
依托单位国家：
日本
项目类别：
Grant-in-Aid for JSPS Fellows
财政年份：
2016
资助国家：
日本
起止时间：
2016-04-22 至 2018-03-31
项目状态：
已结题

来源：
https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-16J10707/
关键词：
VLSI設計高位合成配線遅延ビット幅最適化フロアプラン

项目摘要

本研究課題の目的は「増大する配線遅延の影響を考慮した高性能回路を生成する高位合成技術」を構築することであった．設計するチップ上にレジスタ分散型アーキテクチャを考えてフロアプランを細粒度化することで配線遅延増大の問題を解決する方針を採用する．前年度までに，演算チェイニングの大域的最適化，ビット幅最適化の課題を実現するための研究を進展させ，提案手法は従来のビット幅を考慮しないフロアプラン指向高位合成手法と比較して合成回路のレイテンシを50%～70%向上したことを確認できた．当該年度は，以上の研究成果を論文としてまとめ英文論文誌として発表した．これを実機上でも有効であることを検証するために，FPGA上に実装・評価することを計画とした．提案手法の簡易的な回路を実機上に実装することは確認できた上で，提案手法は島のフロアプラン問題がアルゴリズム中の処理時間のボトルネックであることが，新たな課題として明らかになった．そこで，当該年度はレジスタ分散型アーキテクチャを対象とした高位合成中の「モジュールのフロアプラン問題」が処理時間のボトルネックであるという課題を解決するためにイジング計算機を用いることが有力な方法であるという仮説のもと研究も進展させた．イジング計算機を用いてフロアプラン問題等に代表されるような組合せ最適化問題を効率的に解く研究はこれまでほとんど報告されていなく，この有用性を示すことは重要な貢献であると考えられる．この研究では，(1)組合せ最適化問題表現をイジング模型へ効率良く埋め込む手法の提案とその評価，および(2)フロアプラン問題を定式化した矩形パッキング問題のイジング模型表現の提案とその解法を評価した．結果として従来よりも効率良く解を得られることがわかり，当該年度に国内学会2件および国際会議2件（予定を含む）で成果を発表した．

该研究主题的目的是建立一种“高级合成技术，该技术会考虑到增加布线延迟的效果，从而产生高性能电路。”我们将采用一项政策来解决增加接线延迟的问题，来考虑芯片上的注册分布式体系结构，并通过增加平面图的粒度来设计并增加平面图。到上一年，研究已经进步，以实现全球优化和算术链接的位宽度优化的挑战，并且与常规面向平面图的高级合成方法相比，所提出的方法将合成电路的潜伏期提高了50％至70％，这些方法不考虑在某些方面的位置。在今年，上述研究结果已汇编为论文，并作为英文论文发表。为了验证这对实际机器有效，该计划是在FPGA上实施和评估。已经证实，提出的方法可以在实际机器上实施，并且已被揭示为一个新的挑战，即该拟议的方法是该岛的平面图作为算法期间处理时间的瓶颈。因此，在这个财政年度，基于假设的假设，即高级合成期间的“模块平面图问题”靶向分布式寄存器体系结构可能是使用ISING计算机来解决处理时间瓶颈的问题。很少有研究有效地解决组合优化问题，例如使用ISING计算机解决平面图问题，因此人们认为这是显示这种有用性的重要贡献。在这项研究中，我们评估了（1）一种有效嵌入组合优化问题表达式的方法，以及（2）一种评估Ising模型表达式及其解决方案的方法，该方法提出了平面图问题。结果，发现可以比以前获得更有效的解决方案，并且在本财年的两个国内学术会议和两个国际会议（包括时间表）上提出了结果。

项目成果

期刊论文数量（0）

专著数量（0）

科研奖励数量（0）

会议论文数量（0）

专利数量（0）

演算ビット幅に基づく演算チェイニングを用いたRDRアーキテクチャ向け性能指向高位合成手法

基于算术位宽的算术链接的面向性能的RDR架构高级综合方法

DOI：
发表时间：
2016
期刊：
影响因子：
0
作者：
寺田晃太朗;柳澤政生;戸川望
通讯作者：
戸川望

An Ising model mapping to solve rectangle packing problem

解决矩形填充问题的 Ising 模型映射

DOI：
发表时间：
2018
期刊：
影响因子：
0
作者：
K. Terada;D. Oku;S. Kanamaru;S. Tanaka;M. Hayashi;M. Yamaoka;M. Yanagisawa;and N. Togawa
通讯作者：
and N. Togawa

A Bitwidth-Aware High-Level Synthesis Algorithm Using Operation Chainings for Tiled-DR Architectures

一种使用 Tiled-DR 架构操作链的位宽感知高级综合算法

DOI：
10.1587/transfun.e100.a.2911
发表时间：
2017
期刊：
IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences
影响因子：
0
作者：
K. Terada;M. Yanagisawa;and N. Togawa
通讯作者：
and N. Togawa

機械学習とFPGAを用いたナンバーリンクソルバ

使用机器学习和 FPGA 的数字链接求解器