高性能かつ小面積を実現するフロアプランを考慮したＬＳＩ上位設計技術

本研究課題の目的は「増大する配線遅延の影響を考慮した高性能回路を生成する高位合成技術」を構築することであった．設計するチップ上にレジスタ分散型アーキテクチャを考えてフロアプランを細粒度化することで配線遅延増大の問題を解決する方針を採用する．前年度までに，演算チェイニングの大域的最適化，ビット幅最適化の課題を実現するための研究を進展させ，提案手法は従来のビット幅を考慮しないフロアプラン指向高位合成手法と比較して合成回路のレイテンシを50%～70%向上したことを確認できた．当該年度は，以上の研究成果を論文としてまとめ英文論文誌として発表した．これを実機上でも有効であることを検証するために，FPGA上に実装・評価することを計画とした．提案手法の簡易的な回路を実機上に実装することは確認できた上で，提案手法は島のフロアプラン問題がアルゴリズム中の処理時間のボトルネックであることが，新たな課題として明らかになった．そこで，当該年度はレジスタ分散型アーキテクチャを対象とした高位合成中の「モジュールのフロアプラン問題」が処理時間のボトルネックであるという課題を解決するためにイジング計算機を用いることが有力な方法であるという仮説のもと研究も進展させた．イジング計算機を用いてフロアプラン問題等に代表されるような組合せ最適化問題を効率的に解く研究はこれまでほとんど報告されていなく，この有用性を示すことは重要な貢献であると考えられる．この研究では，(1)組合せ最適化問題表現をイジング模型へ効率良く埋め込む手法の提案とその評価，および(2)フロアプラン問題を定式化した矩形パッキング問題のイジング模型表現の提案とその解法を評価した．結果として従来よりも効率良く解を得られることがわかり，当該年度に国内学会2件および国際会議2件（予定を含む）で成果を発表した．

本研究課題の目的は「増大する配線遅延の影響を考慮した高性能回路を生成する高位合成技術」を構築することであった．設計するチップ上にレジスタ分散型アーキテクチャを考えてフロアプランを細粒度化することで配線遅延増大の問題を解決する方針を採用する．前年度までに，演算チェイニングの大域的最適化，ビット幅最適化の課題を実現するための研究を進展させ，提案手法は従来のビット幅を考慮しないフロアプラン指向高位合成手法と比較して合成回路のレイテンシを50%～70%向上したことを確認できた．当該年度は，以上の研究成果を論文としてまとめ英文論文誌として発表した．これを実機上でも有効であることを検証するために，FPGA上に実装・評価することを計画とした．提案手法の簡易的な回路を実機上に実装することは確認できた上で，提案手法は島のフロアプラン問題がアルゴリズム中の処理時間のボトルネックであることが，新たな課題として明らかになった．そこで，当該年度はレジスタ分散型アーキテクチャを対象とした高位合成中の「モジュールのフロアプラン問題」が処理時間のボトルネックであるという課題を解決するためにイジング計算機を用いることが有力な方法であるという仮説のもと研究も進展させた．イジング計算機を用いてフロアプラン問題等に代表されるような組合せ最適化問題を効率的に解く研究はこれまでほとんど報告されていなく，この有用性を示すことは重要な貢献であると考えられる．この研究では，(1)組合せ最適化問題表現をイジング模型へ効率良く埋め込む手法の提案とその評価，および(2)フロアプラン問題を定式化した矩形パッキング問題のイジング模型表現の提案とその解法を評価した．結果として従来よりも効率良く解を得られることがわかり，当該年度に国内学会2件および国際会議2件（予定を含む）で成果を発表した．