Development of Digital Filter Design Method for Improving Designer's Efficiency

点击翻译按钮获取中文摘要

本研究では，ディジタルフィルタを半導体実装する際の回路規模削減を考慮した設計法について検討している。これは，半導体の低消費電力化，高速動作化を狙ったものである。ディジタルフィルタは乗算器，遅延器，加算器で構成されるが，その回路規模は乗算器で支配されている。乗算器の回路規模は，内包されるシフタ数で決定され，シフタ数は乗算器係数であるフィルタ係数に含まれる非零桁数で決定される。そのため，非零桁数を削減することが重要な課題である。非零桁数削減手法としては，CSD(Canonic Signed Digit)表現を用いた数値表現法が有効であるが，その利用可能な非零桁数を制限した場合，表現可能な数値分布が不均一となり，ディジタルフィルタの特性劣化の要因となる。そこで，研究代表者は特性劣化を抑えながら，フィルタ係数ごとに必要な非零桁を配分する問題を定式化し，その設計法について検討してきた。この問題は混合整数計画問題となるため，一般にNP困難となり，その解法としてメタ解法を用いた手法を提案してきた。メタ解法では，アルゴリズム内部に事前調整が必要なパラメータが多数含まれており，その値がフィルタの仕様によって異なるため，フィルタ設計者の作業を煩雑にする要因となり，結果的に半導体製造のスピードを妨げる要因となる。この問題に対し，今年度はグループ化ACO(Ant Colony Optimization)を用いた際の設計性能について検証し，有効なグループ分けとその要因について明らかにした。その結果，今後の設計作業では複雑なグループ化について検討することなく，作業遂行が可能であることを明らかにした。さらに，ディジタルフィルタ係数のスパース性に注目し，必要な非零桁数を従来法より削減可能であることを示した。