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Reliable cell design methods for variable processes (RelCel)

适用于可变过程的可靠单元设计方法 (RelCel)

基本信息

批准号：
EP/G066361/1
负责人：
Alexandre Yakovlev
金额：
$ 31.64万
依托单位：
Newcastle University
依托单位国家：
英国
项目类别：
Research Grant
财政年份：
2009
资助国家：
英国
起止时间：
2009 至无数据
项目状态：
已结题

来源：
https://gtr.ukri.org/projects?ref=EP%2FG066361%2F1
关键词：
Reliable cell design methods variable

项目摘要

As the fabrication dimensions of devices have reduced, the variability of their electrical parameters has increased. This effect can lead to circuit failure, particularly for low-power circuits designed in very small geometry processes. This problem may result in the potential of processes with 45 nm, 22 nm Leff and below not being fully realised. Current cell designs, such as those for SRAM cells have failure rates for the random fluctuations envisaged at 22nm that make large SRAM arrays unviable, and other cells have timing variations which force the clock rate to be unacceptably slow. This three-year proposal aims to develop techniques to develop robust cell circuits, and to develop design tools and techniques for circuits which will deliver the reliability and performance necessary in cell libraries for future multi-billion-transistor SoC.The main goals of the project are: (1) Evaluate circuit design tools for cell design in the face of severe and random process fluctuations, (2) Show how these tools can be improved to assist circuit designers achieve higher productivity, (3) Design more robust integrated circuits capable of good performance in nanometre technologies, with low supply voltages and large parameter fluctuations, (4) Derive general principles for robust cell design in nanometre processes, and to evaluate them in a realistic demonstrator

随着器件制造尺寸的减小，其电学参数的可变性也增加了。这种效应可能导致电路故障，特别是对于以非常小的几何工艺设计的低功耗电路。这一问题可能导致45 nm、22 nm LJeff及以下的工艺的潜力不能完全实现。当前的单元设计，例如用于SRAM单元的单元设计，对于设想的22 nm处的随机波动具有故障率，该随机波动使得大型SRAM阵列不可行，并且其他单元具有迫使时钟速率变得不可接受的慢得不可接受的时序变化。这项为期三年的提案旨在开发开发健壮的单元电路的技术，并开发电路的设计工具和技术，以提供未来数十亿晶体管SoC的单元库所需的可靠性和性能。该项目的主要目标是：(1)在面临严重和随机工艺波动的情况下评估用于单元设计的电路设计工具，(2)展示如何改进这些工具以帮助电路设计者实现更高的生产率，(3)设计能够在纳米技术中具有良好性能的更健壮的集成电路，具有低电源电压和大的参数波动，(4)推导出纳米工艺中健壮单元设计的一般原则，并在实际演示中对其进行评估。

项目成果

期刊论文数量（5）

专著数量（0）

科研奖励数量（0）

会议论文数量（0）

专利数量（0）

Sub-threshold synchronizer

亚阈值同步器

DOI：
10.1016/j.mejo.2011.04.008
发表时间：
2011
期刊：
Microelectronics Journal
影响因子：
2.2
作者：
Zhou J
通讯作者：
Zhou J

A reference-free voltage sensing method based on transient mode switching

一种基于瞬态模式切换的无基准电压检测方法

DOI：
发表时间：
2012
期刊：
PRIME 2012; 8th Conference on Ph.D. Research in Microelectronics and Electronics
影响因子：
0
作者：
Syranidis I
通讯作者：
Syranidis I

Eliminating Synchronization Latency Using Sequenced Latching

使用顺序锁存消除同步延迟

DOI：
10.1109/tvlsi.2013.2243177
发表时间：
2014
期刊：
IEEE Transactions on Very Large Scale Integration (VLSI) Systems
影响因子：
2.8
作者：
Tarawneh G
通讯作者：
Tarawneh G

Formal verification of clock domain crossing using gate-level models of metastable flip-flops

使用亚稳态触发器的门级模型对时钟域交叉进行形式化验证

DOI：
发表时间：
2016
期刊：
影响因子：
0
作者：
Tarawneh G
通讯作者：
Tarawneh G

Reliability-energy-performance optimisation in combinational circuits in presence of soft errors

存在软错误时组合电路的可靠性-能量性能优化

DOI：
发表时间：
2019
期刊：
影响因子：
0
作者：
Abufalgha Mohamed Abulgasem
通讯作者：
Abufalgha Mohamed Abulgasem

DOI：
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作者：
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影响因子：
0
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Issa Qiqieh;R. Shafik;Ghaith Tarawneh;D. Sokolov;Shidhartha Das;Alexandre Yakovlev
通讯作者：
Alexandre Yakovlev