Dispersed Array LDPC Codes and Decoder Architecture for NAND Flash Memory
Dispersed Array LDPC Codes and Decoder Architecture for NAND Flash Memory
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用于 NAND 闪存的分散阵列 LDPC 码和解码器架构
DOI：
10.1109/tcsii.2017.2783438
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发表时间：
2018-08
期刊：
影响因子：
--
通讯作者：
Zhang Chuan
中科院分区：
文献类型：
--
作者：
Shao Wei;Sha Jin;Zhang Chuan
准循环（QC）低密度奇偶校验（LDPC）码由于其优异的纠错性能和硬件友好的结构而在NAND闪存中变得流行。然而，大规模的桶形移位器导致过高的布线复杂性。阵列LDPC码是一种高度结构化的准循环LDPC码，它在性能、复杂度和吞吐量之间提供了良好的平衡。提出了一种基于阵列正方形的分散阵列LDPC码（DA-LDPC）的构造方法。DA-LDPC码不仅具有阵列特性，而且由于其阶梯结构，还具有混合和高效的存储结构。针对NAND闪存应用，本文给出了（18300，16470）DA-LDPC码的码结构和译码器结构，其中采用了两级判决的LDPC译码策略。基于FPGA仿真平台的数值结果表明，（18300，16470）DA-LDPC码的误码率（BER）在10−11以下。由于DA-LDPC码的结构良好，我们可以方便地应用基于列的洗牌解码（CBSD）算法，以便于实现。相应的ASIC实现结果表明，DA-LDPC码的译码器结构可以实现更高的归一化吞吐量门数比（NTGR）相比，国家的艺术作品。
Quasi-cyclic (QC) low-density parity-check (LDPC) codes have become popular in NAND flash memories, owing to their excellent error correction performance and hardware-friendly structures. However, the large scale of barrel shifters result in prohibitive routing complexity. Array LDPC code is a kind of highly structured QC-LDPC code, which provides a good balance of performance, complexity, and throughput. In this brief, a construction method of dispersed array LDPC (DA-LDPC) codes based on an array square is proposed. DA-LDPC codes not only benefit from the array property but also a hybrid and efficient storage architecture due to their stair-like structure. For NAND flash applications, the code construction and decoder architecture of a (18300, 16470) DA-LDPC code is illustrated in this brief, where a two-level decision of LDPC decoding strategy is employed. The numerical results based on an FPGA emulation platform have shown that the error floor of the (18300, 16470) DA-LDPC code is under 10−11 in term of bit error rate (BER). Thanks to the well-structured DA-LDPC codes, we can conveniently apply a column-based shuffle decoding (CBSD) algorithm for ease of implementation. The corresponding ASIC implementation results have proved that the decoder architecture of DA-LDPC codes can achieve higher normalized-throughput-gate-count-ratio (NTGR) compared to state-of-art works.
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DOI：
10.1109/iedm.2005.1609340
发表时间：
2005-12
期刊：
IEEE InternationalElectron Devices Meeting, 2005. IEDM Technical Digest.
影响因子：
--
作者：
Kinam Kim
通讯作者：
Kinam Kim
DOI：
10.1109/tcsi.2016.2612655
发表时间：
2017-02
期刊：
IEEE Transactions on Circuits and Systems I: Regular Papers
影响因子：
--
作者：
Huang-Chang Lee;Mao-Ruei Li;Jyun-Kai Hu;Po-Chiao Chou;Yeong-Luh Ueng
通讯作者：
Huang-Chang Lee;Mao-Ruei Li;Jyun-Kai Hu;Po-Chiao Chou;Yeong-Luh Ueng
DOI：
10.1109/iscas.2014.6865103
发表时间：
2014-06
期刊：
2014 IEEE International Symposium on Circuits and Systems (ISCAS)
影响因子：
--
作者：
Mao-Ruei Li;Hsueh-Chih Chou;Yeong-Luh Ueng;Yun Chen
通讯作者：
Mao-Ruei Li;Hsueh-Chih Chou;Yeong-Luh Ueng;Yun Chen
DOI：
10.1109/tvlsi.2015.2464092
发表时间：
2016-04
影响因子：
2.8
作者：
Kin-Chu Ho;Chih-Lung Chen;Hsie-Chia Chang
通讯作者：
Kin-Chu Ho;Chih-Lung Chen;Hsie-Chia Chang
DOI：
10.1109/tcsi.2014.2309896
发表时间：
2014-03
期刊：
IEEE Transactions on Circuits and Systems I: Regular Papers
影响因子：
--
作者：
Fang Cai;Xinmiao Zhang;D. Declercq;S. Planjery;B. Vasic
通讯作者：
Fang Cai;Xinmiao Zhang;D. Declercq;S. Planjery;B. Vasic