Lifting Device-Level Characteristics for Error Resilient System Level Design: A Crosslayer Approach

Ziel dieses forschungsvohabenes ist the bricke zwischen en摘要：sebenenbeem Entwurf zu schlagen， um einerealistische分析了Einflusses von technology的有效性，并分析了dverhalteneingebetesysteme ermöglichen。大祖werden witichtige Schaltungsklassen和SRAM； Schaltungsklassen; Schaltungsklassen; Schaltungsklassen; Schaltungsklassen; schaltungsbene；Um dies zu erreichen sind in der writer Förderperiode, basiend auf den entwickelten Verfahren der ersten been Förderperioden, folgende Arbeiten geplant: r sequentielle Schaltungsteile wind in lastmodel entwickelt， das die Signalschaltwahrscheinlichkeiten in Abhängigkeit von der应用auf systeme abschätzen kann。最后一种模型是随机的，也就是随机的，随机的，随机的，随机变量Verzögerungszeiten。Mit diesen Fehlerwahrscheinlichkeiten können Systeme entworfen werden, die eine bestestimatefehlerrate gezielt zulassen um Kosten zulassen。Desweiteren wind in fehlermodelell f<e:1> r SRAM Speicher f<e:1> r parametrische Fehler entwickelt。Die betrachteten Fehlerklassen werden也与ichtig fgr den Entwurf zuverlässiger ingebetter Systeme eingeschätzt一样，da es zu hohen Fehlerkorrelationen kommen kann。Diese Fehlerkorrelationen mssen betrachtet werden， da Systeme ofsensibel auf Mehrbitfehler reagien和Mehrbitfehler auch von vielen Schutzmechanismen nicht hinreichend abgedeckt werden。仿真系统仿真系统仿真系统仿真系统仿真系统仿真系统仿真系统仿真系统仿真系统仿真系统仿真系统仿真系统仿真系统仿真系统仿真。die geschieht <e:1>, ber geschieht gemeinsame Schnittstelle des gesamten Schwerpunktprogramms, den sogenannten Resilience Articulation Point (RAP)，是由德国Schwerpunktprogramms项目（derenprojekten des Schwerpunktprogramms ermöglicht）密集合作开发的。

Ziel dieses Forschungsvorhabens ist es eine Brücke zwischen den Abstraktionsebenen beim Entwurf zu schlagen, um eine realistische Analyse des Einflusses von Technologieeffekten auf das Verhalten eingebetteter Systeme zu ermöglichen. Dazu werden wichtige Schaltungsklassen wie sequentielle Logik und SRAM Speicher auf der Schaltungsebene analysiert und Fehlermodelle entwickelt, die den Einfluss auf der Systemebene modellieren. Um dies zu erreichen sind in der dritten Förderperiode, basierend auf den entwickelten Verfahren der ersten beiden Förderperioden, folgende Arbeiten geplant: Für sequentielle Schaltungsteile wird ein Lastmodell entwickelt, das die Signalschaltwahrscheinlichkeiten in Abhängigkeit von der Applikation auf Systemebene abschätzen kann. Dieses Lastmodell wird verwendet, um die Fehlerwahrscheinlichkeiten zu berechnen, die sich durch variable Verzögerungszeiten in sequentieller Logik ergeben. Mit diesen Fehlerwahrscheinlichkeiten können Systeme entworfen werden, die eine bestimmte Fehlerrate gezielt zulassen um Kosten zu sparen. Desweiteren wird ein Fehlermodell für SRAM Speicher für parametrische Fehler entwickelt. Die betrachteten Fehlerklassen werden als besonders wichtig für den Entwurf zuverlässiger eingebetter Systeme eingeschätzt, da es zu hohen Fehlerkorrelationen kommen kann. Diese Fehlerkorrelationen müssen betrachtet werden, da Systeme oft sensibel auf Mehrbitfehler reagieren und Mehrbitfehler auch von vielen Schutzmechanismen nicht hinreichend abgedeckt werden. Zudem werden die Fehlermodelle in eine Entwicklungsumgebung für virtuelle Prototypen integriert, um die Ergebnisse einer Simulation auf Systemebene zur Verfügung zu stellen. Dies geschieht über eine gemeinsame Schnittstelle des gesamten Schwerpunktprogramms, den sogenannten Resilience Articulation Point (RAP), was weiterhin eine intensive Kooperation mit anderen Projekten des Schwerpunktprogramms ermöglicht.