Verzögerungszeit optimierende Partitionsierung auf heterogene Field Programmable Gate-Array (FPGA) Boards unter Berücksichtigung harter Zeitbedingungen

在德国拉赫曼（Rahmen）的领导下，德国的数字集成问题与德国的数字集成问题与德国的数字集成问题与德国的数字集成问题与德国的数字集成问题与德国的数字集成问题与德国的数字集成问题与德国的数字集成问题与德国的数字集成问题与德国的数字集成问题与德国的数字集成问题与德国的数字集成问题与德国的数字集成问题与德国的数字集成问题。在德国，当一个人在德国，当一个人在德国，当一个人在德国，当一个人在德国，当一个人在德国，当一个人在德国，当一个人在德国，当一个人在德国，当一个人在德国。Durch eine hierarchische, signalflußorientierte Vorgehensweise soll eine entwurfsnahe schaltungpartitionierung entworfwerden, deren zielfunkfunction hauptsächlich auf Laufzeitoptimierung ausgerichtet ist。大同市科学与技术研究中心，während信息技术研究中心，德国科学与技术研究中心，德国科学与技术研究中心，德国科学与技术分析中心，德国科学与技术研究中心，德国科学与技术研究中心，德国科学与技术研究中心können。Die Partitionierung auf programmierbausteine stellt sich也在stark -limit - limites Problem dar， so daß neben der Verwendung unterschiedlicher Bausteine and einer angepa / 10 Zielfunktion auch freien Kapazitäten der Bausteine zur Zeitoptimierung durh replation von Schaltungselementen der durch Umschaltung der Logik mittels Multiplexer herangezogen werden können…Die am IMS im Rahmen dieses Projektes entwickelte Partitionierung - und Mapping-Umgebung PuMA bietet，这也是理想的后端工具工具<e:1> r模具hl - synthesan，数据在diesem Tool erstmalig模具Schritte Partitionierung， abbilung， Floorplanning和Plazierung geschlossen bearbeitet werden。

Im Rahmen des beantragten Forschungsvorhaben soll das Problem der Partitionierung von digitalen integrierten Schaltungen auf Boards mit heterogenen programmierbaren Bausteinen unter Vorgabe harter Zeitbedingungen untersucht werden. Dabei soll neben den Vorteilen der einzelnen Bausteinfamilien und einer damit verbundenen Bausteinauswahl auch die programmierbare Verbindungsstruktur auf Boardebene zur zeitoptimierten Aufteilung einer Schaltung herangezogen werden. Durch eine hierarchische, signalflußorientierte Vorgehensweise soll eine entwurfsnahe Schaltungspartitionierung entworfen werden, deren Zielfunktion hauptsächlich auf Laufzeitoptimierung ausgerichtet ist. Dazu ist es notwendig, während der Partitionierung aufgrund von Informationen über die einzelnen Bausteinfamilien und Boardarchitekturen, Machbarkeitsanalysen und Laufzeitvorhersagen durchführen zu können. Die Partitionierung auf programmierbare Bausteine stellt sich als ein stark pin-limitiertes Problem dar, so daß neben der Verwendung unterschiedlicher Bausteine und einer angepaßten Zielfunktion auch freien Kapazitäten der Bausteine zur Zeitoptimierung durch Replikation von Schaltungselementen oder durch Umschaltung der Logik mittels Multiplexer herangezogen werden können... Die am IMS im Rahmen dieses Projektes entwickelte Partitionierungs- und Mapping-Umgebung PuMA bietet sich als ideales Backend-Tool für die HL-Synthese an, da in diesem Tool erstmalig die Schritte Partitionierung, Abbildung, Floorplanning und Plazierung geschlossen bearbeitet werden.