Formale Verifikation von Schaltkreisen unter Verwendung von Informationen der Hochsprachenebene

我是一位名叫Schaltzten Schaltkreisentwurf Kommt der Verifikation des Entwurfes eine immer gröçere Bedeutung zu的计算机专家。您的位置：我也知道>教育/科学>教育/科学>教育科学与应用>。在模拟过程中，它的功能并不是我们所要做的。本公司60-70%的产品均符合国际标准。在此之前，我将在一个正式的卫理公会的基础上进行核实。Diese Verfahren Lassen sich im Wesentlichen in zwei Bereiche einordnen：Are quvalenzvergleich(等价性检查)MoellprüFung(模型检查bzw.属性检查)。这是一个百万美元的门店，也是100.000个门店的最佳选择。Für beide Methoden sind Kommerzielle Werkzeuge entwickelt Worden，and Diese in Industriellen Umfeld verwendet.这是一代又一代人的杰多克·纳赫泰尔，他和他的丈夫在一起。这是一个很难解决的问题：在世界范围内进行验证：这是一种在硬件方面的验证--Beschreibungssprache，Wie Z.B.VHDL，gegeben sind，wird die die Verifikation auf der Bit-Ebene，D.H.您的位置：我也知道>教育/科学>信息。在这一点上，我们不能对客户的要求进行核实。这是我的杰多克和他的名字，嗯，这是他的资格。I m Bereich des Bound Model Checking sind die Frasterellungen Stak MIT der Berechnung der Erreichbarkeit von Zuständen BZW.ZuStandsmengen in endlichen Automten Verundlenen.可验证性设计：Ausgehend von den gewonnenen Erkenntnissen der obigen Ziele Sollen Kriterien erbeitet weigen，Wie Leicht verifizierbare Schaltungen bechrieben wen können.在这一点上，我们可以根据自己的需求，从验证的角度出发。

Im computergestützten Schaltkreisentwurf kommt der Verifikation des Entwurfes eine immer größere Bedeutung zu. Heutige Schaltungen bestehen aus bis zu 100 Millionen Transistoren. Durch Simulation kann die korrekte Funktionalität nicht mehr ausreichend gewährleistetwerden. Der Verifikationsanteil bei heutigen ASIC Projekten liegt im Mittel bei 60-70% - Tendenz steigend. Dies führte in den vergangenen Jahren zur Entwicklung von Verifikationsansätzen basierend auf formalen Methoden. Diese Verfahren lassen sich im Wesentlichen in zwei Bereiche einordnen: Äquivalenzvergleich (equivalence checking) Modellprüfung (model checking bzw. property checking). Während der Äquivalenzvergleich auf Schaltungen mit mehreren Millionen Gattern anwendbar ist, so zielt die Modellprüfung auf Beschreibungen der Modulebene mit bis zu 100.000 Gattern ab. Für beide Methoden sind kommerzielle Werkzeuge entwickelt worden, und diese werden auch im industriellen Umfeld verwendet. Diese Werkzeuge der ersten Generation haben jedoch Nachteile, die den Einsatz und die Handhabung erschweren. Die entstehenden Probleme sollen im Rahmen des Projektes untersucht werden: Verifikation unter Verwendung der Wortebene: Auch wenn die Schaltungen in einer Hardware-Beschreibungssprache, wie z.B. VHDL, gegeben sind, wird die Verifikation auf der Bit-Ebene, d.h. ohne Verwendung der Hochspracheninformation, durchgeführt. Bestimmung der erzielten Überdeckung: In der Modellprüfung werden die Verifikationsziele durch Eigenschaften beschrieben. Es gibt jedoch keine ausreichenden Ansätze, um die Qualität der Eigenschaftsmenge zu bestimmen. Im Bereich des bounded model checking sind die Fragestellungen stark mit der Berechnung der Erreichbarkeit von Zuständen bzw. Zustandsmengen in endlichen Automaten verbunden.Design for Verifiability: Ausgehend von den gewonnenen Erkenntnissen der obigen Ziele sollen Kriterien erarbeitet werden, wie leicht verifizierbare Schaltungen beschrieben werden können. In einem weiteren Schritt ergibt sich hieraus auch die Möglichkeit einen Synthesefluss zu beschreiben, der sich an der Verifikation bzw. der Verifizierbarkeit orientiert.