Entwicklung eines durchgängigen Verifikationsablaufes für den ESL Entwurf
为 ESL 草案制定一致的验证流程
基本信息
- 批准号:188461301
- 负责人:
- 金额:--
- 依托单位:
- 依托单位国家:德国
- 项目类别:Reinhart Koselleck Projects
- 财政年份:2011
- 资助国家:德国
- 起止时间:2010-12-31 至 2017-12-31
- 项目状态:已结题
- 来源:
- 关键词:
项目摘要
Im modernen Schaltkreis- und Systementwurf wird in Eingebetteten Systemen (engl.: embedded systems) zunehmend die gemeinsame Modellierung von Hardware und (Hardware-naher) Software betrachtet. Die schon seit mehreren Jahrzehnten ständig wachsende Komplexität – gemäß Moore’s Law – hat zu Systemen geführt, die aus mehreren hundert Millionen Komponenten bestehen. Eine weitere Steigerung der Entwurfsproduktivität ist nur durch vermehrte Wiederverwendung (engl.: design reuse) oder den Entwurf auf höheren Abstraktionsebenen möglich. Daher werden die Entwürfe mittlerweile nicht mehr auf Register-Transfer Ebene (RT-Ebene) sondern zunehmend auf der Systemebene (engl.: electronic system level (ESL)) beschrieben. Dabei rückt die Sicherstellung der Korrektheit der Systeme zunehmend in den Vordergrund. Bisher existiert hierfür aber noch keine durchgängige Methodik. Im Rahmen des Projektes soll ein solcher durchgängiger ESL-Verifikationsansatz entwickelt werden, welcher neben den entsprechenden Verifikationsmethoden auch Verfahren zur automatischen Generierung von Eigenschaften sowie zur Überprüfung der Vollständigkeit selbiger enthält. Die überprüften ESL-Eigenschaften sollen sich zudem mit den Eigenschaften auf niedrigeren Abstraktionsebenen (z.B. auf RTEbene) in Beziehung setzen lassen, so dass die Korrektheit von der initialen Systembeschreibung bis hin zur Logikebene sichergestellt werden kann.
现代Schaltkreis- and Systementwurf wind in ingebetteten Systemen(英文)。(嵌入式系统)zunehmenddie gemeinsame Modellierung von Hardware and (Hardware-naher) Software betrachtet。Die schon seit mehren Jahrzehnten ständig wachsende Komplexität - gemäß Moore’s Law - hat - Systemen gef<s:1> hrt, Die aus mehren一亿Komponenten最好的。Eine weitere Steigerung der Entwurfsproduktivität ist nur durch vermehrte Wiederverwendung(英文)。:设计重用)order den Entwurf auf höheren Abstraktionsebenen möglich。父亲werden die entwrfe mitlerweil - night mehr auf Register-Transfer Ebene (RT-Ebene),现代zunemendersystemebene (engl)。:电子系统级(ESL)。大北<s:1> <s:1>细胞动力学与系统动力学[j]。Bisher的存在是:r aber noch keine durchgängige Methodik。1 .我的研究对象是项目管理人员,我的研究对象是项目管理人员,我的研究对象是项目管理人员,我的研究对象是项目管理人员,我的研究对象是项目管理人员。Die berpreten ESL-Eigenschaften sollen sich zudem mit den Eigenschaften auf niedrigeren Abstraktionsebenen (z.B. auf RTEbene) in Beziehung setzen lassen,所以Die Korrektheit von der initialen Systembeschreibung is him zur Logikebene sichergestellt werden kann。
项目成果
期刊论文数量(9)
专著数量(0)
科研奖励数量(0)
会议论文数量(0)
专利数量(0)
A generic representation of CCSL time constraints for UML/MARTE models
- DOI:10.1145/2744769.2744775
- 发表时间:2015-06
- 期刊:
- 影响因子:0
- 作者:Judith Peters;R. Wille;Nils Przigoda;U. Kühne;R. Drechsler
- 通讯作者:Judith Peters;R. Wille;Nils Przigoda;U. Kühne;R. Drechsler
Verifying SystemC using an intermediate verification language and symbolic simulation
- DOI:10.1145/2463209.2488877
- 发表时间:2013-05
- 期刊:
- 影响因子:0
- 作者:H. M. Le;Daniel Große;V. Herdt;R. Drechsler
- 通讯作者:H. M. Le;Daniel Große;V. Herdt;R. Drechsler
Verifying the structure and behavior in UML/OCL models using satisfiability solvers
- DOI:10.1049/iet-cps.2016.0022
- 发表时间:2016-12
- 期刊:
- 影响因子:0
- 作者:Nils Przigoda;Mathias Soeken;R. Wille;R. Drechsler
- 通讯作者:Nils Przigoda;Mathias Soeken;R. Wille;R. Drechsler
Towards a Verification Flow Across Abstraction Levels Verifying Implementations Against Their Formal Specification
走向跨抽象级别的验证流程 根据正式规范验证实现
- DOI:10.1109/tcad.2016.2611494
- 发表时间:2017
- 期刊:
- 影响因子:2.9
- 作者:P. Gonzalez de Aledo;N. Przigoda;R. Wille;R. Drechsler;P. Sanchez
- 通讯作者:P. Sanchez
Completeness-Driven Development
完整性驱动的开发
- DOI:10.1007/978-3-642-33654-6_3
- 发表时间:2012
- 期刊:
- 影响因子:0
- 作者:R. Drechsler;M. Diepenbeck;D. Große;U. Kühne;H. M. Le;J. Seiter;M. Soeken;R. Wille
- 通讯作者:R. Wille
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Professor Dr. Rolf Drechsler其他文献
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