Lifting Device-Level Characteristics for Error Resilient System Level Design: A Crosslayer Approach

这些研究是一个抽象的桥梁，它是一个现实主义的分析，它对技术影响的分析是对一个更好的系统的分析。本文通过对系统性能的分析和建模，用时序逻辑和SRAM语言实现了韦尔登的系统性能分析，并对系统性能建模产生了影响。Um dies zu erreichen sind in der dritten Förderperiode，basierend auf den entwickelten Verfahren der ersten beiden Förderperioden，folgende Arbeiten geplant：Für sequentielle Schaltungsteile wird ein Lastmodell entwickelt，das die Signalschaltwahrscheinlichkeiten in Abhängigkeit von der Rekation auf Systemebene abschätzen kann.最后一个模型将被检验，在被检验的过程中，它将在顺序逻辑中通过变量检验被检验。虽然这个Fehlerwahrscheinlichkeiten können Systeme entworfen韦尔登，但这个Fehlerrate gezielt zulassen um Kosten zu sparen。Desweiteren wird ein Fehlermodell für SRAM Speicher für parametrische Fehler entwickelt. Die betrachteten Fehlerklassen韦尔登als besonders wichtig für den Entwurf zuverlässiger eingebeter Systeme eingeschätzt，da es zu hohen Fehlerkorrelationen kommen kann.这种关系必须是韦尔登的，这种系统往往对Mehrbitfehler的反应和Mehrbitfehler的反应敏感，也不需要对韦尔登机制进行调整。因此，韦尔登在Entwicklungsummgebung为虚拟原型集成，该Ergebnisse一个仿真auf Systemebene zur Verfügung zstellen。这是一个与Schwerpunktprogramms项目相同的Schnittstelle，即Resilience Articulation Point（RAP），也是一个与Schwerpunktprogramms项目密切合作的项目。

Ziel dieses Forschungsvorhabens ist es eine Brücke zwischen den Abstraktionsebenen beim Entwurf zu schlagen, um eine realistische Analyse des Einflusses von Technologieeffekten auf das Verhalten eingebetteter Systeme zu ermöglichen. Dazu werden wichtige Schaltungsklassen wie sequentielle Logik und SRAM Speicher auf der Schaltungsebene analysiert und Fehlermodelle entwickelt, die den Einfluss auf der Systemebene modellieren. Um dies zu erreichen sind in der dritten Förderperiode, basierend auf den entwickelten Verfahren der ersten beiden Förderperioden, folgende Arbeiten geplant: Für sequentielle Schaltungsteile wird ein Lastmodell entwickelt, das die Signalschaltwahrscheinlichkeiten in Abhängigkeit von der Applikation auf Systemebene abschätzen kann. Dieses Lastmodell wird verwendet, um die Fehlerwahrscheinlichkeiten zu berechnen, die sich durch variable Verzögerungszeiten in sequentieller Logik ergeben. Mit diesen Fehlerwahrscheinlichkeiten können Systeme entworfen werden, die eine bestimmte Fehlerrate gezielt zulassen um Kosten zu sparen. Desweiteren wird ein Fehlermodell für SRAM Speicher für parametrische Fehler entwickelt. Die betrachteten Fehlerklassen werden als besonders wichtig für den Entwurf zuverlässiger eingebetter Systeme eingeschätzt, da es zu hohen Fehlerkorrelationen kommen kann. Diese Fehlerkorrelationen müssen betrachtet werden, da Systeme oft sensibel auf Mehrbitfehler reagieren und Mehrbitfehler auch von vielen Schutzmechanismen nicht hinreichend abgedeckt werden. Zudem werden die Fehlermodelle in eine Entwicklungsumgebung für virtuelle Prototypen integriert, um die Ergebnisse einer Simulation auf Systemebene zur Verfügung zu stellen. Dies geschieht über eine gemeinsame Schnittstelle des gesamten Schwerpunktprogramms, den sogenannten Resilience Articulation Point (RAP), was weiterhin eine intensive Kooperation mit anderen Projekten des Schwerpunktprogramms ermöglicht.