Lifting Device-Level Characteristics for Error Resilient System Level Design: A Crosslayer Approach

点击翻译按钮获取中文摘要

Ziel dieses Forschungsvorhabens ist es eine Brücke zwischen den Abstraktionsebenen beim Entwurf zu schlagen, um eine realistische Analyse des Einflusses von Technologieeffekten auf das Verhalten eingebetteter Systeme zu ermöglichen. Dazu werden wichtige Schaltungsklassen wie sequentielle Logik und SRAM Speicher auf der Schaltungsebene analysiert und Fehlermodelle entwickelt, die den Einfluss auf der Systemebene modellieren. Um dies zu erreichen sind in der dritten Förderperiode, basierend auf den entwickelten Verfahren der ersten beiden Förderperioden, folgende Arbeiten geplant: Für sequentielle Schaltungsteile wird ein Lastmodell entwickelt, das die Signalschaltwahrscheinlichkeiten in Abhängigkeit von der Applikation auf Systemebene abschätzen kann. Dieses Lastmodell wird verwendet, um die Fehlerwahrscheinlichkeiten zu berechnen, die sich durch variable Verzögerungszeiten in sequentieller Logik ergeben. Mit diesen Fehlerwahrscheinlichkeiten können Systeme entworfen werden, die eine bestimmte Fehlerrate gezielt zulassen um Kosten zu sparen. Desweiteren wird ein Fehlermodell für SRAM Speicher für parametrische Fehler entwickelt. Die betrachteten Fehlerklassen werden als besonders wichtig für den Entwurf zuverlässiger eingebetter Systeme eingeschätzt, da es zu hohen Fehlerkorrelationen kommen kann. Diese Fehlerkorrelationen müssen betrachtet werden, da Systeme oft sensibel auf Mehrbitfehler reagieren und Mehrbitfehler auch von vielen Schutzmechanismen nicht hinreichend abgedeckt werden. Zudem werden die Fehlermodelle in eine Entwicklungsumgebung für virtuelle Prototypen integriert, um die Ergebnisse einer Simulation auf Systemebene zur Verfügung zu stellen. Dies geschieht über eine gemeinsame Schnittstelle des gesamten Schwerpunktprogramms, den sogenannten Resilience Articulation Point (RAP), was weiterhin eine intensive Kooperation mit anderen Projekten des Schwerpunktprogramms ermöglicht.