論理回路のレイアウト複雑さに関する研究

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論理回路をVLSI上に実現する場合に重要な、レイアウトの複雑さに関する研究を行った。論理回路のレイアウト複雑さを議論するためには、まず、複雑さの評価基準を定める必要がある。評価基準は種々考えられるが、理論的に厳密なものとして、VLSIモデル上でのレイアウト(の記述)を生成するために必要な計算量を用いることが妥当であるという結論に達した。例えば、ある構造の乗算器のレイアウトが、ビット長nに対して、決定性チューリング機械でlog nに比例する領域で計算できるなら、その乗算器のレイアウト複雑さは決定性対数領域であるとする。この評価基準を基に、種々の乗算器のレイアウトの生成に必要な計算量の研究を行った。二次元配列構造をもつ配列型乗算器や二分木構造をもつ冗長2進加算木を用いた乗算器のレイアウト複雑さは、決定性対数領域であることを容易に示すことができる。本研究では、広く知られている高速乗算器であるWallace木を用いた乗算器やこれを一般化した並列カウンタ型乗算器のレイアウトの生成に要する計算量について研究を行った。乗算器のレイアウト問題がグラフの線形配置問題に帰着できることを示し、カット幅最小の配置を求めるアルゴリズムを開発し、その計算量を明らかにした。その結果、厳密な最小解は対数領域限定非決定性チューリング機械で計算でき、定数倍以内の近似解を対数領域限定決定性チューリング機械で計算できることが明らかになった。厳密な最小解を対数領域限定決定性チューリング機械で計算できるかどうかは未解決である。本研究で得られた、カット幅最小線形配置アルゴリズムに関する研究成果を、現在、IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systemsに投稿中である。