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ハードウェアアルゴリズムの性能評価に関する研究

硬件算法性能评估研究

基本信息

批准号：
16092210
负责人：
高木直史
金额：
$ 7.17万
依托单位：
Nagoya University
依托单位国家：
日本
项目类别：
Grant-in-Aid for Scientific Research on Priority Areas
财政年份：
2004
资助国家：
日本
起止时间：
2004 至 2007
项目状态：
已结题

项目摘要

ハードウェアアルゴリズムの性能評価に関して、以下の研究を行った。(1)配線遅延を考慮したハードウェアアルゴリズムの評価ハードウェアアルゴリズムの性能評価は、回路を数学的にモデル化し、評価基準を定義した上で、その回路モデルに基づいて行う。評価基準として、従来は組合せ回路モデルにおける回路の段数や素子数、VLSIモデルにおける面積が用いられてきた。各論理素子の遅延を定数値とし、配線遅延を無視すれば、回路の計算時間は回路の段数に比例する。しかし、実際のCMOS論理回路においては、遅延は素子のファンアウトや出力に接続される配線の長さに依存する。集積回路技術の進展に伴い、回路の微細化が進み、論理素子の遅延に対して配線遅延が相対的に大きくなってきている。本研究では、より現実に則したハードウェアアルゴリズムの性能評価を行うために、配線長に依存する配線遅延を考慮した回路モデルを提案する。その上で、種々の並列乗算のハードウェアアルゴリズムについて回路全体の配線遅延を見積もり、配線による遅延を考慮した場合の回路の計算時間を評価する。(2)$GF(2)$上の多項式乗算命令を用いたGF(2^m)上の逆元計算アルゴリズム二つの1ワードオペランドから、2ワードの積を求めるGF(2)上の多項式乗算命令を用いた実装に適したGF(2^m)上の乗法逆元の高速計算アルゴリズムを提案する。提案アルゴリズムは、Brunnerらによる拡張ユークリッド法に基づくVLSI実装向けアルゴリズムに基づいている。Brunnerらのアルゴリズムにおける連続した反復での演算を行列で表現し、行列の演算を1ワードオペランド命令で計算する。プロセッサのワード長が32と16の場合、提案アルゴリズムはほぼ全てのmで従来のアルゴリズムより高速で、特に、プロセッサのワード長が32でmの値が571である場合、約半数の命令数で逆元計算が可能であった。

The following research was conducted on the performance evaluation of the system. (1)Line delay is considered in the evaluation of the circuit performance, loop mathematics, evaluation criteria are defined, loop mathematics, evaluation criteria are defined, and loop performance is evaluated. The evaluation criteria include the number of segments, the number of elements and the area of VLSI circuits. The delay of each logic element is determined by the number of segments, the delay of the distribution line is ignored, and the calculation time of the loop is proportional to the number of segments. The actual CMOS logic circuit is dependent on the length of the wiring and the output of the delay element. The progress of integrated circuit technology is accompanied by the progress of miniaturization of circuits, the delay of logic elements and the delay of wiring. This study is based on the analysis of the performance evaluation of the circuit, the consideration of the circuit delay and the dependence of the circuit length. The calculation time of the loop is evaluated when the distribution delay of the entire loop is considered. (2)Polynomial calculation commands on GF(2)$are used to calculate inverse elements on GF(2^m). This is a proposal for high speed calculation of inverse elements on GF(2^m) using polynomial calculation commands on GF(2). The proposal is based on VLSI, Brunner, and other technologies. Brunner's list of operations is repeated, and the list of operations is calculated. When the length of the command is 32 and 16, the inverse element calculation is possible for about half of the number of commands.