Verzögerungszeit optimierende Partitionsierung auf heterogene Field Programmable Gate-Array (FPGA) Boards unter Berücksichtigung harter Zeitbedingungen

考虑到恶劣的时间条件，异构现场可编程门阵列 (FPGA) 板上的延迟时间优化分区

• 批准号: 5275448
• 负责人: Professor Dr.-Ing. Erich Barke
• 金额: --
• 依托单位: Verwaltung
• 依托单位国家: 德国
• 项目类别: Priority Programmes
• 财政年份: 1996
• 资助国家: 德国
• 起止时间: 1995-12-31 至 2000-12-31
• 项目状态: 已结题
• 来源: https://gepris.dfg.de/gepris/projekt/5275448?language=en
• 关键词: Verz; gerungszeit; optimierende; Partitionsierung; auf

Im Rahmen des beantragten Forschungsvorhaben soll das Problem der Partitionierung von digitalen integrierten Schaltungen auf Boards mit heterogenen programmierbaren Bausteinen unter Vorgabe harter Zeitbedingungen untersucht werden. Dabei soll neben den Vorteilen der einzelnen Bausteinfamilien und einer damit verbundenen Bausteinauswahl auch die programmierbare Verbindungsstruktur auf Boardebene zur zeitoptimierten Aufteilung einer Schaltung herangezogen werden. Durch eine hierarchische, signalflußorientierte Vorgehensweise soll eine entwurfsnahe Schaltungspartitionierung entworfen werden, deren Zielfunktion hauptsächlich auf Laufzeitoptimierung ausgerichtet ist. Dazu ist es notwendig, während der Partitionierung aufgrund von Informationen über die einzelnen Bausteinfamilien und Boardarchitekturen, Machbarkeitsanalysen und Laufzeitvorhersagen durchführen zu können. Die Partitionierung auf programmierbare Bausteine stellt sich als ein stark pin-limitiertes Problem dar, so daß neben der Verwendung unterschiedlicher Bausteine und einer angepaßten Zielfunktion auch freien Kapazitäten der Bausteine zur Zeitoptimierung durch Replikation von Schaltungselementen oder durch Umschaltung der Logik mittels Multiplexer herangezogen werden können... Die am IMS im Rahmen dieses Projektes entwickelte Partitionierungs- und Mapping-Umgebung PuMA bietet sich als ideales Backend-Tool für die HL-Synthese an, da in diesem Tool erstmalig die Schritte Partitionierung, Abbildung, Floorplanning und Plazierung geschlossen bearbeitet werden.

在计算机研究中，数字集成电路的划分问题是由具有不同编程能力的软件开发板来完成的，而这些软件开发板的开发时间是韦尔登的。Dabei soll neben en den Vorteilen der einzelnen Bausteinfamilien and einer damit verbundenen Bausteinauswahl auch the programmierbare Verbindungsstruktur auf Boardebene zur zeitoptimistierten Aufteilung einer Schaltung herangezogen韦尔登.除了一个层次结构，信号流定向Vorgehensweise soll eine entwurfsnahe Schaltungspartitionierung entworfen韦尔登，deren Zielfunktion hauptsächlich auf Laufzeitoptimierung ausgerichtet ist。Dazu is notwendig，während der Partitionierung aufgrund von Informationen über die einzelnen Bausteinfamilien und Boardarchitekturen，Machbarkeitsanalysen und Laufzeitvorhersagen durchführen zu können. Die Partitionierung auf programmierbare Bausteine stelt sich als an stark pin-limitiertes Problem dar，so daß neben der Verwendung unterschiedlicher Bausteine and einer angepaßten Zielfunktion auch freien Kapazitäten der Bausteine zur Zeitoptimierung durch von Schaltungselementen oder durch Umschaltung der Logik mittels Multiplexer herangezogen韦尔登.在IMS中，项目的分区和映射是一个理想的用于HL合成的后端工具，在这个工具中，可以韦尔登、分区、布局规划和平面设计。