超低消費電力向け微細MOSトランジスタの研究

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本研究では、ゲート長10nmスケールの超低消費電力MOSトランジスタを実現するために、ナノスケールMOSFETの正確な短チャネル効果の解析的モデリングを行った。本年度は、昨年度のバルクMOSFETに引き続いて,完全空乏型SOI MOSFETにおける短チャネル効果に着目し、しきい値電圧の劣化、サブスレッショルド係数の劣化、および基板バイアス係数の劣化について解析的な検討を行った。完全空乏型SOI MOSFETのしきい値電圧に関しては、従来からよく研究されているが、基板バイアス係数の解析および、サブスレッショルド係数と基板バイアス係数の関係の解析は、本研究が世界で初めての成果である。具体的には、短チャネルの完全空乏型SOI MOSFETにおける基板バイアス係数を解析的求め、これをシミュレーション結果と比較して解析の妥当性を確認した。次に、長チャネルのMOSFETで知られているサブスレッショルド係数と基板バイアス係数の関係を短チャネルに拡張し、両者の関係の一般的な数式を導いた。この関係もシミュレーションにより確認し、その有効性を実証した。これらの結果は、完全空乏型SOI MOSFETに基板バイアスを印加して超低消費電力デバイスを実現する上で、極めて重要なデバイス設計指針を与えるものである。