半導体集積回路におけるシグナルインテグリティおよび信頼性に関する研究

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集積回路の大規模化・高速化によってLSIの電源線に流れる電流量が増大し、電源線の寄生素子によって発生するノイズ量は大きくなる。特に消費電流の急激な変化(di/dt)と電源線のインダクタンス成分によって引き起こされるdi/dtノイズは、今後の集積回路の高速化にとって深刻な問題となる。本研究では、電源線のdi/dtをオンチップで測定する回路方式を検討し、その回路を試作・測定してその有効性を実証した。また、本回路を用いて得られるdi/dtの値は基板ノイズと深い関係がある。1.di/dt測定回路方式の検討:電流変化が起こるとdi/dtに比例した磁界を発生する。電源線に流れるdi/dtを測定するために、磁界をピックアップして電圧に変換するコイルをLSIの内部に作り込み、そこに発生した電圧を取り出すことでdi/dtが測定可能である。2.回路設計・試作:テスト回路として疑似ランダムパターン発生回路と多段インバータを用い、VCOを内蔵して動作周波数を外部から容易に変化できるようにする。本テスト回路に対して上記のdi/dt測定回路を内蔵し、その実用性を検証した。VDECを通じてチップを試作した。3.評価1:テスト回路におけるdi/dtの値を測定する。出力は微小アナログ信号になるため、通常VDECで使用している評価用ボードは使用できない。手作りでボードやケーブルをアセンブリし、高周波用デジタルオシロスコープで測定し、6.3x10^9mA/sの精度でdi/dtが観測できた。4.基板ノイズ低減回路方式の検討:基板ノイズはグランドノイズよりも大きさは小さいが、ほぼ同じ波形を持つ。グランド線インピーダンスにおいてインダクタンス成分が主な場合、グランドノイズと基板ノイズはdi/dtに比例することになる。上記3.で実証したdi/dt測定回路の出力を増幅器に入力し、その出力電流を基板に注入することで、基板ノイズをキャンセルすることができる。5.回路設計・試作・評価2:テスト回路は上記2.使用したものとほぼ同じ回路が使用できる。VDECを通じてチップを試作した。測定系も同様に手作りする。本ノイズ低減回路を用いた場合の基板ノイズを測定したところ、34%の基板ノイズ低減効果が得られた。