水平磁場印加表面ホール電位分布測定による半導体薄膜の内部局所物性計測技術の開発

次世代の高性能電子デバイスを実現するためには、そこで用いられる各種半導体薄膜の物性、特に、バルク内部のデバイスパラメータを正しく理解することが不可欠である。本申請では、試料水平面内の直交する方向に電流および磁場を印加したときに、ホール効果に伴って現れる表面電位の変化を局所的に計測することによって、電子デバイス用半導体薄膜内部の物性(移動度分布、膜厚分布、ドーパント分布など)をnmオーダーの空間分解能で評価する計測技術の開発を目指して研究を開始した。本研究で得られた実績を下記に記す。1)提案した表面ホール電位の存在を実証するための基礎実験装置を試作した。すなわち、真空中で試料の水平面内に電流と磁場を印加し、その時の表面電位の変化をケルビン法により1mVの精度で計測できるシステムを開発した。2)この基礎実験装置を用いて、異なるキャリアタイプ(n型、p型)を有するシリコンウエハ表面上での電位測定を行った。その結果、電流・磁場印加時に発生する表面電位の変化量が、印加電流に比例すること、さらに、キャリアタイプの違いを反映して、発生する電位の符号が反転する現象を確認した。これにより、表面ホール電位の存在を実証した。3)厚さ100μmのp型SOI(Silicon on Insulator)層を用いて、表面ホール電位測定を行った。得られた表面ホール電位はやはり、印加電流量に比例し、その符号も予想通りであった。これにより、絶縁体基板上の半導体薄膜においても、計測が可能であることを実証した。

次世代の高性能電子デバイスを実現するためには、そこで用いられる各種半導体薄膜の物性、特に、バルク内部のデバイスパラメータを正しく理解することが不可欠である。本申請では、試料水平面内の直交する方向に電流および磁場を印加したときに、ホール効果に伴って現れる表面電位の変化を局所的に計測することによって、電子デバイス用半導体薄膜内部の物性(移動度分布、膜厚分布、ドーパント分布など)をnmオーダーの空間分解能で評価する計測技術の開発を目指して研究を開始した。本研究で得られた実績を下記に記す。1)提案した表面ホール電位の存在を実証するための基礎実験装置を試作した。すなわち、真空中で試料の水平面内に電流と磁場を印加し、その時の表面電位の変化をケルビン法により1mVの精度で計測できるシステムを開発した。2)この基礎実験装置を用いて、異なるキャリアタイプ(n型、p型)を有するシリコンウエハ表面上での電位測定を行った。その結果、電流・磁場印加時に発生する表面電位の変化量が、印加電流に比例すること、さらに、キャリアタイプの違いを反映して、発生する電位の符号が反転する現象を確認した。これにより、表面ホール電位の存在を実証した。3)厚さ100μmのp型SOI(Silicon on Insulator)層を用いて、表面ホール電位測定を行った。得られた表面ホール電位はやはり、印加電流量に比例し、その符号も予想通りであった。これにより、絶縁体基板上の半導体薄膜においても、計測が可能であることを実証した。