ハードウェアの動的再構成機能を積極的に利用する計算パラダイムの探求

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本研究では、動的に機能を書き換えられれるハードウェアの可能性を追求するために、新しいアーキテクチャ、設計手法、利用方法など様々な面について新しい知見を得ることを目指している。今年度はこれらに関して、以下のような研究を進めた。1.SATを再構成可能なデバイスで解く効率の良い手法の開発ソフトウェアSATソルバはnonchronologicalバックトラッキング、clauseレコーディングを用いて、大幅な速度増加を実現している。しかしながら、これらの手法は複雑な処理を必要とするため、多くのハードウェアSATソルバでは実装されていない。そこで、これらの手法を複雑な処理を用いずに動的ハードウェアで実装する方法を提案した。EDAに関する問題において現在のソフトウェアSATソルバに比べ32-197倍の処理速度増加を見積もる事ができた。2.1ビットプロセッサアレイ向け再構成可能1ビットプロセッサアレイ向けのハード・ソフト協調設計リコンフィギュラブルアーキテクチャ向けのHW/SW分割手法に関しては、既に多くの研究が行われている。しかし、1ビットプロセッサアレイ向けのHW/SW分割手法には、従来の手法をそのまま適用することはできない。そこで、ヒューリスティックなアルゴリズムを用いた1ビットプロセッサアレイ向けHW/SW分割手法を提案した。提案手法は、1ビットアーキテクチャではパイプラン処理が可能であることを考慮して、ハードウェアではパイプライン処理が可能であることをスケジューリングのコスト計算に勘案することにより従来手法よりも効率的なスケジューリングを可能とした。これらの研究成果を踏まえて、今後更なる研究を進め、動的再構成可能なデバイスの利用方法を明らかにすることを目指す。