基板バイアス効果を利用した低消費電力LSIのための微細MOSFETに関する研究

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私達が以前提案した基板バイアス係数可変完全空乏型SOI MOSFET(以下、γ可変FD SOI MOSFET)は基板バイアス効果を用いた低消費電力化手法において、動作時の高速動作と待機時の低リーク電流という優れた特性を発揮すると考えられる。しかしながら提案デバイスに関する私達のこれまでの報告は、デバイスシミュレーションによる評価と微細化されていない長チャネルデバイスのDC特性の測定結果が主である。したがって、その実測によるAC特性を含めた評価は非常に重要と考えられる。本研究では沖電気工業の有する0.14μmプロセスラインにより、10nmの薄膜BOXを有するウェハ上にγ可変FD SOI MOSFET作成していただいた後、作成されたγ可変FD SOI MOSFETの短チャネル効果の影響、リングオシレータのインバータ遅延時間の評価などを行った。特に、γ可変FD SOI MOSFETで構成されたリングオシレータの測定によりデバイスシミュレーションから予想されたγ可変FD SOI MOSFETのAC特性での優位性を示した。得られた結果は、2006年の12月に行われた電子デバイスの分野でもっとも権威のある学会のひとつであるIEEE International Electron Device Meeting (IEDM)において報告された(pp.877-880)。また、本提案デバイスの新動作方式の解説を行った論文が英文論文誌IEEE Transactions on Electron Deviceの2007年2月号に掲載された。その他には、薄膜BOX完全空乏型SOI MOSFETにおける不純物ばらつきに関する論文を2006 Silicon Nanoelectonics Workshopで発表した。