Implementation of a High-Speed LDPC Decoder LSI Based on a Multiple-Valued Full-Duplex Data-Transfer Technique

基于多值全双工数据传输技术的高速LDPC解码器LSI的实现

• 批准号: 18300012
• 负责人: HANYU Takahiro
• 金额: $ 11.01万
• 依托单位: Tohoku University
• 依托单位国家: 日本
• 项目类别: Grant-in-Aid for Scientific Research (B)
• 财政年份: 2006
• 资助国家: 日本
• 起止时间: 2006 至 2008
• 项目状态: 已结题
• 来源: https://kaken.nii.ac.jp/grant/KAKENHI-PROJECT-18300012/
• 关键词: 情報機器; 情報通信工学; 高速伝送回路; 情報システム; 誤り訂正符号; 多値VLSI技術; 非同期通信; 2線符号; LDPC符号; 高速伝送技術; 符号化; 複号化; 非同期式制御

データ通信において優れた誤り訂正復号能力を有する方式「Low-Density Parity-Check(LDPC)復号方式」では, 1000ビット以上の復号処理において10Gbps以上の高速化と実用的な低消費電力化が望まれている. 我々は, 高速化が同期式制御の最悪遅延に律速されている点に着目し, これを解決するために, 非同期式制御の活用と, 電流モード多値回路による非同期回路の効率的実現を行った. まず, 非同期デ-タ転送の利点を最大限に活用するために, 「前後のデータの類似性が極めて高い」ことに着目したフラッティングアルゴリズム(一部のデ-タ更新だけで演算を実行)を考案し, BERにほとんど影響を与えることを確認した. また, 信号線の多値符号化に基づいた双方向同時非同期デ-タ転送方式を考案し, LDPCデコ-ダ内のデータ転送スループットの倍増化と共に, 演算ノードの稼働率を倍増させた. さらに, 具体例として, 1024ビットLDPCデコーダLSIを設計し, 従来手法による実現と比較し, 1.65倍に高性能化できることを確認すると共に, 256ビットLDPCデコ-ダLSIを90nmCMOSプロセスで試作して基本原理動作の検証を行った. このフラッティングアルゴリズムの特長を最大限に生かせる方式として, 部分パイプライン方式についても検討し, 従来困難であった10Gbpsの高速化が達成できることもシミュレーションで明らかにした. 以上の成果は, 国際ジャーナルとして著名なIEEE Transaction on VLSIに採択決定されるなど, 学術雑誌論文に8件, 学会発表42件に取りまとめた.

データCommunications において优れたErrorりCorrection renumbering capabilityをhas the method "Low-Density Parity-Check (LDPC) renumbering method"では, The high-speed processing of 1000Gbps or more and the high-speed processing of 1000Gbps or more are the hope of low power consumption. I am, High-speed synchronization control is the best way to speed up the rhythm and speed, and the solution is to solve the problem, and asynchronous control is used effectively. The current multi-value loop and the efficiency of the non-synchronous loop are realized. The advantage points of non-scheduled delivery are limited to the maximum possible use, "The similarity between the front and back is very high"ングアルゴリズム(一のデ-タUPDATEDだけでcalculationを実行)を开户し, The influence of BER and the confirmation of BER. また, Signal line のmulti-value symbolization にbased づいたSimultaneous and non-synchronized transmission method in both directions デ-タ転をExamination case し, LDPCデコ-ダ内のデータ転 Send スループットの multiplying the と公に, calculate the ノードのharvest rate を multiplying the させた. さらに, Specific examples: として, 1024ビットLDPC LSI designし, original technique is shown and compared, 1.65 times high performance is confirmed and confirmed, 256ビットLDPC デコ-ダLSI を90nmCMOS プロセスで trial production してbasic principle action の検证を行った.このフラッティングアルゴリズムのspecialty を Maximum limit に生かせるWAY として, Part of the パイプライン way is done, Due to the difficulty, the high speed of 10Gbps has been achieved. The above results are the result of the internationally renowned IEEE Transaction on VLSI, 8 academic journal papers, and 42 academic papers.

项目成果

Highly Reliable Multiple-Valued Current-Mode Comparator Based on Active-Load Dual-Rail Operation

基于有源负载双轨运行的高可靠性多值电流模式比较器

• 发表时间: 2008
• 期刊: IEICE Trans. Electron Vol.E91-C, No.4
• 作者: A. Funaki;Y. Waizumi;H. Tsunoda;Y. Nemoto;Ichiro Satoh;M. Miura and T. Hanyu
• 通讯作者: M. Miura and T. Hanyu

Asynchronous Peer-to-Peer Simplex/Duplex-Compatible Communication System Using a One-Phase Signaling Scheme

使用单相信令方案的异步点对点单工/双工兼容通信系统

• 发表时间: 2007
• 作者: T. Takahashi;K. Mizusawa;and T. Hanyu
• 通讯作者: and T. Hanyu

次世代VLSI向き多値回路の系統的設計

下一代VLSI多级电路的系统设计

• 发表时间: 2008
• 作者: 夏井雅典;羽生貴弘
• 通讯作者: 羽生貴弘

Design of a Low-Power Quaternary Flip-Flop Based on Dynamic Differential Logic

基于动态差分逻辑的低功耗四进制触发器设计

• 发表时间: 2006
• 期刊: IEICE Trans. on Electronics Vol.E89-C, No.11
• 作者: A. Mochizuki;H. Shirahama and T. Hanyu
• 通讯作者: H. Shirahama and T. Hanyu

Design of a Processing Element Based on Multiple-Valued Current-Mode Logic for a Many-Core Processor

基于多值电流模式逻辑的多核处理器处理元件设计

• 发表时间: 2008
• 作者: 矢野目秀人;須貝佳彦;大津金光;横田隆史;馬場敬信;Ichiro Satoh;H. Shirahama and T. Hanyu
• 通讯作者: H. Shirahama and T. Hanyu