Implementation of a High-Speed LDPC Decoder LSI Based on a Multiple-Valued Full-Duplex Data-Transfer Technique

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データ通信において優れた誤り訂正復号能力を有する方式「Low-Density Parity-Check(LDPC)復号方式」では, 1000ビット以上の復号処理において10Gbps以上の高速化と実用的な低消費電力化が望まれている. 我々は, 高速化が同期式制御の最悪遅延に律速されている点に着目し, これを解決するために, 非同期式制御の活用と, 電流モード多値回路による非同期回路の効率的実現を行った. まず, 非同期デ-タ転送の利点を最大限に活用するために, 「前後のデータの類似性が極めて高い」ことに着目したフラッティングアルゴリズム(一部のデ-タ更新だけで演算を実行)を考案し, BERにほとんど影響を与えることを確認した. また, 信号線の多値符号化に基づいた双方向同時非同期デ-タ転送方式を考案し, LDPCデコ-ダ内のデータ転送スループットの倍増化と共に, 演算ノードの稼働率を倍増させた. さらに, 具体例として, 1024ビットLDPCデコーダLSIを設計し, 従来手法による実現と比較し, 1.65倍に高性能化できることを確認すると共に, 256ビットLDPCデコ-ダLSIを90nmCMOSプロセスで試作して基本原理動作の検証を行った. このフラッティングアルゴリズムの特長を最大限に生かせる方式として, 部分パイプライン方式についても検討し, 従来困難であった10Gbpsの高速化が達成できることもシミュレーションで明らかにした. 以上の成果は, 国際ジャーナルとして著名なIEEE Transaction on VLSIに採択決定されるなど, 学術雑誌論文に8件, 学会発表42件に取りまとめた.