Formale Verifikation von Schaltkreisen unter Verwendung von Informationen der Hochsprachenebene

使用高级语言信息对电路进行形式化验证

• 批准号: 5369462
• 负责人: Professor Dr. Rolf Drechsler
• 金额: --
• 依托单位: Arbeitsgruppe Rechnerarchitektur und Zuverlässige Eingebettete Systeme
• 依托单位国家: 德国
• 项目类别: Research Grants
• 财政年份: 2002
• 资助国家: 德国
• 起止时间: 2001-12-31 至 2004-12-31
• 项目状态: 已结题
• 来源: https://gepris.dfg.de/gepris/projekt/5369462?language=en
• 关键词: Formale; Verifikation; von; Schaltkreisen; unter

Im computergestützten Schaltkreisentwurf kommt der Verifikation des Entwurfes eine immer größere Bedeutung zu. Heutige Schaltungen bestehen aus bis zu 100 Millionen Transistoren. Durch Simulation kann die korrekte Funktionalität nicht mehr ausreichend gewährleistetwerden. Der Verifikationsanteil bei heutigen ASIC Projekten liegt im Mittel bei 60-70% - Tendenz steigend. Dies führte in den vergangenen Jahren zur Entwicklung von Verifikationsansätzen basierend auf formalen Methoden. Diese Verfahren lassen sich im Wesentlichen in zwei Bereiche einordnen: Äquivalenzvergleich (equivalence checking) Modellprüfung (model checking bzw. property checking). Während der Äquivalenzvergleich auf Schaltungen mit mehreren Millionen Gattern anwendbar ist, so zielt die Modellprüfung auf Beschreibungen der Modulebene mit bis zu 100.000 Gattern ab. Für beide Methoden sind kommerzielle Werkzeuge entwickelt worden, und diese werden auch im industriellen Umfeld verwendet. Diese Werkzeuge der ersten Generation haben jedoch Nachteile, die den Einsatz und die Handhabung erschweren. Die entstehenden Probleme sollen im Rahmen des Projektes untersucht werden: Verifikation unter Verwendung der Wortebene: Auch wenn die Schaltungen in einer Hardware-Beschreibungssprache, wie z.B. VHDL, gegeben sind, wird die Verifikation auf der Bit-Ebene, d.h. ohne Verwendung der Hochspracheninformation, durchgeführt. Bestimmung der erzielten Überdeckung: In der Modellprüfung werden die Verifikationsziele durch Eigenschaften beschrieben. Es gibt jedoch keine ausreichenden Ansätze, um die Qualität der Eigenschaftsmenge zu bestimmen. Im Bereich des bounded model checking sind die Fragestellungen stark mit der Berechnung der Erreichbarkeit von Zuständen bzw. Zustandsmengen in endlichen Automaten verbunden.Design for Verifiability: Ausgehend von den gewonnenen Erkenntnissen der obigen Ziele sollen Kriterien erarbeitet werden, wie leicht verifizierbare Schaltungen beschrieben werden können. In einem weiteren Schritt ergibt sich hieraus auch die Möglichkeit einen Synthesefluss zu beschreiben, der sich an der Verifikation bzw. der Verifizierbarkeit orientiert.

In computergestützten Schaltkreisentwurf kommt der Verifikation des Entwurfes eine immer größere Bedeutung zu.今天的灾难最好来自于一亿个晶体管。DSP-Simulation kann die correkte Funktionalität nicht梅尔gewährleistetwerden.该ASIC项目的核心验证率为60-70%。Dies führte in den vergangenen Jahren zur Entwicklung von Verifikationsansätzen basierend auf formalen Methoden. Diese Verfahren lassen sich im Wesentlichen in zwei Bereiche einordnen：<$quivalenzvergleich（等价性检查）Modellprüfung（模型检查bzw.属性检查）。Während der Äquivalenzvergleich auf Schaltungen mit mehreren Millionen Gattern anwendbar ist，so zielt die Modelprüfung auf Beschreibungen der Modulebene mit bis zu 100.000 Gattern ab. Für beide Methoden sind kommerzielle Werkzeuge entwickelt沃登，and diese韦尔登auch im industriellen Umfeld verwendet.第一代人的工作已经结束了，他们的工作和工作已经结束了。解决韦尔登项目中存在的问题：文字验证：也可以在硬件描述符中进行验证，如z.B.用VHDL语言对位函数进行验证。我们会在这里了解到最高语言信息。Bestimmung der erzielten Überdeckung：In der Modellprüfung韦尔登die Verifikationsziele durch Eigenschaften beschrieben.这并不是说要对这些特征进行重新评估，以提高其质量。在有界模型检验中，最明显的是有界模型检验方法。Zustandsmengen in endlichen Automaten verbunden.Design for Verifiability：Ausgehire von den gewonnenen Erkennnissen der obigen Ziele sollen Kriterien erarbeitet韦尔登，wie leicht verifizierbare Schaltungen beschrieben韦尔登können.在另一个版本中，Schritt也可以将Möglichkeit和Synthesefluss合并，并进行验证。是一个有方向性的验证者。