Formale Verifikation von Schaltkreisen unter Verwendung von Informationen der Hochsprachenebene

使用高级语言信息对电路进行形式化验证

• 批准号: 5369462
• 负责人: Professor Dr. Rolf Drechsler
• 金额: --
• 依托单位: Arbeitsgruppe Rechnerarchitektur und Zuverlässige Eingebettete Systeme
• 依托单位国家: 德国
• 项目类别: Research Grants
• 财政年份: 2002
• 资助国家: 德国
• 起止时间: 2001-12-31 至 2004-12-31
• 项目状态: 已结题
• 来源: https://gepris.dfg.de/gepris/projekt/5369462?language=en
• 关键词: Formale; Verifikation; von; Schaltkreisen; unter

Im computergestützten Schaltkreisentwurf kommt der Verifikation des Entwurfes eine immer größere Bedeutung zu. Heutige Schaltungen bestehen aus bis zu 100 Millionen Transistoren. Durch Simulation kann die korrekte Funktionalität nicht mehr ausreichend gewährleistetwerden. Der Verifikationsanteil bei heutigen ASIC Projekten liegt im Mittel bei 60-70% - Tendenz steigend. Dies führte in den vergangenen Jahren zur Entwicklung von Verifikationsansätzen basierend auf formalen Methoden. Diese Verfahren lassen sich im Wesentlichen in zwei Bereiche einordnen: Äquivalenzvergleich (equivalence checking) Modellprüfung (model checking bzw. property checking). Während der Äquivalenzvergleich auf Schaltungen mit mehreren Millionen Gattern anwendbar ist, so zielt die Modellprüfung auf Beschreibungen der Modulebene mit bis zu 100.000 Gattern ab. Für beide Methoden sind kommerzielle Werkzeuge entwickelt worden, und diese werden auch im industriellen Umfeld verwendet. Diese Werkzeuge der ersten Generation haben jedoch Nachteile, die den Einsatz und die Handhabung erschweren. Die entstehenden Probleme sollen im Rahmen des Projektes untersucht werden: Verifikation unter Verwendung der Wortebene: Auch wenn die Schaltungen in einer Hardware-Beschreibungssprache, wie z.B. VHDL, gegeben sind, wird die Verifikation auf der Bit-Ebene, d.h. ohne Verwendung der Hochspracheninformation, durchgeführt. Bestimmung der erzielten Überdeckung: In der Modellprüfung werden die Verifikationsziele durch Eigenschaften beschrieben. Es gibt jedoch keine ausreichenden Ansätze, um die Qualität der Eigenschaftsmenge zu bestimmen. Im Bereich des bounded model checking sind die Fragestellungen stark mit der Berechnung der Erreichbarkeit von Zuständen bzw. Zustandsmengen in endlichen Automaten verbunden.Design for Verifiability: Ausgehend von den gewonnenen Erkenntnissen der obigen Ziele sollen Kriterien erarbeitet werden, wie leicht verifizierbare Schaltungen beschrieben werden können. In einem weiteren Schritt ergibt sich hieraus auch die Möglichkeit einen Synthesefluss zu beschreiben, der sich an der Verifikation bzw. der Verifizierbarkeit orientiert.

我通过计算机测试验证了 Entwurfes 的有效性。 Heutige Schaltungen bestehen aus bis zu 100 Millionen Transistoren。 Durch 模拟可以与功能相关。 Der Verifikationsanteil bei heutigen ASIC Projekten liegt im Mittel bei 60-70% - Tendenz steigend。福尔马林方法的验证过程中已经开始。 Diese Verfahren lassen sich im Wesentlichen in zwei Bereiche einordnen： ?quivalenzvergleich（等价检查）Modellprüfung（模型检查 bzw. 属性检查）。 Während der Equivalenzvergleich auf Schaltungen mit mehreren Millionen Gattern andwendbar ist，所以 zielt die 模型prüfung auf Beschreibungen der Modulebene mit bis zu 100.000 Gattern ab。 Für beide methoden sind kommerzielle Werkzeuge entwickelt worden, and diese werden auch in industriellen Umfeld verwendet. Diese Werkzeuge der ersten Generation haben jedoch Nachteile, die den Einsatz und die Handhabung erschweren. Die entstehenden Probleme sollen im Rahmen des Projektes untersucht werden: Verifikation unter Verwendung der Wortebene: Auch wenn die Schaltungen in einer Hardware-Beschreibungssprache, wie z.B. VHDL、gegeben sind、Bit-Ebene 的通用验证、d.h. ohne Verwendung der Hochspracheninformation, durchgeführt。 Bestimmung der erzielten Überdeckung: In der Modellprüfung werden die Verifikationsziele durch Eigenschaften beschrieben.这是最好的特征质量。我对有界模型检查进行了严格的测试，以了解 Zuständen bzw 的测试结果。在最终的自动化中实现可验证性设计：可验证性的验证：使用 Ziele sollen Kriterien Erarbeitet werden 进行验证，以便验证 Schaltungen beschrieben werden können。 In einem weiteren Schritt ergibt sich hieraus auch die Möglichkeit einen Synthesefluss zu beschreiben, der sich an der Verifikation bzw.东方验证者。