Proposal of test data reduction method for scan design facilitating delay fault testing
Proposal of test data reduction method for scan design facilitating delay fault testing
提出有利于延迟故障测试的扫描设计测试数据缩减方法
批准号：
21700053
负责人：
NAMBA Kazuteru
金额：
$2.75万
依托单位：
依托单位国家：
日本
项目类别：
Grant-in-Aid for Young Scientists (B)
财政年份：
2009
资助国家：
日本
项目状态：
已结题
起止时间：
2009 至 2010
中文摘要
翻译
在超大规模集成电路的生产过程中，制造测试是发现故障的关键。本工作针对千叶扫描测试，一类延迟故障测试。为千叶扫描测试提供了两种减少测试数据量和测试应用时间的方法，以降低测试成本。一种方法减少扫描输出的空闲时间。其他重新排序扫描FF。
英文摘要
In production of VLSI, manufacturing testing is essential to detect faults. This work targets Chiba scan testing, a class of delay fault testing. This work provided two methods reducing test data volume and test application time for Chiba scan testing to reduce testing cost. One method reduces idling time of scan output. The other reorders scan FF.
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Chiba Scan Delay Fault Testing with Short Test Application Time
千叶扫描延迟故障测试，测试应用时间短
千叶扫描延迟故障测试，测试应用时间短
DOI：
--
发表时间：
2010
期刊：
J.Electronic Test. : Theory & Appl. Vol.26, No.
影响因子：
--
作者：
[K.Namba, H.Ito]
通讯作者：
H.Ito
Test Vector Reduction by Reordering Flip-flops for Scan Architecture with Delay Fault Testability, Proc.
通过对具有延迟故障可测试性的扫描架构的触发器进行重新排序来测试矢量缩减，Proc。
通过对具有延迟故障可测试性的扫描架构的触发器进行重新排序来测试矢量缩减，Proc。
DOI：
--
发表时间：
2010
期刊：
影响因子：
--
作者：
[K.Matsumoto, K.Namba, H.Ito]
通讯作者：
H.Ito
Test Vector Reduction by Reordering Flip-flops for Scan Architecture with Delay Fault Testability
通过对具有延迟故障可测试性的扫描架构的触发器重新排序来减少测试向量
通过对具有延迟故障可测试性的扫描架构的触发器重新排序来减少测试向量
DOI：
--
发表时间：
2010
期刊：
影响因子：
--
作者：
[松本清紀, 難波一輝, 伊藤秀男]
通讯作者：
伊藤秀男
Scan FF Reordering for Test Volume Reduction in Chiba-Scan Architecture
扫描 FF 重新排序以减少 Chiba-Scan 架构中的测试量
扫描 FF 重新排序以减少 Chiba-Scan 架构中的测试量
DOI：
--
发表时间：
期刊：
IPSJ Trans.Syst.LSI Des.Method 掲載予定
影响因子：
--
作者：
[K.Matsumoto, K.Namba, H.Ito]
通讯作者：
H.Ito
千葉大スキャンの接続順序変更によるテストパターン削減手法
通过改变千叶大学扫描的连接顺序来减少测试图案的方法
通过改变千叶大学扫描的连接顺序来减少测试图案的方法
DOI：
--
发表时间：
2010
期刊：
影响因子：
--
作者：
[松本清紀, 難波一輝, 伊藤秀男]
通讯作者：
伊藤秀男
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