ITR: Statically Speculative Power-Aware\(SPA)\Architectures

ITR：静态推测功耗感知(SPA)架构

• 批准号: 0205212
• 负责人: Csaba Andras Moritz
• 金额: $ 40万
• 依托单位: University of Massachusetts Amherst
• 依托单位国家: 美国
• 项目类别: Continuing Grant
• 财政年份: 2002
• 资助国家: 美国
• 起止时间: 2002-09-01 至 2006-08-31
• 项目状态: 已结题
• 来源: https://www.nsf.gov/awardsearch/showAward?AWD_ID=0205212&HistoricalAwards=false
• 关键词: ITR; Statically; Speculative; Power; Aware

This project focuses on compiler-enabled power-aware architectures. Its purpose is to leverage static program information in smart ways, to reduce power and energy consumption in both embedddedand general-purpose architectures.We follow three key general ideas to achieve this goal:(1) we use static information to throttle processor resources,(2) we incorporate architectural features to directly support staticcompiler managed modes of operation, and(3) we leverage speculative static information in addition tothe predictable static information to support (1) and (2). We have demonstrated, in a number of processor architectural domains, that our approach is feasible, and can be easily implemented, and that considerable energy savings, beyond what would be possible with circuitand architectural techniques alone, can be achieved.We estimate that our techniques if combined, can give an additional 30% or more energy savings compared to state-of-the-art low-power designs, while not significantly affecting performance.

这个项目的重点是编译器使能的功耗感知架构。它的目的是以智能的方式利用静态程序信息，以降低嵌入式和通用架构中的功耗和能量消耗，我们遵循三个关键的一般思想来实现这一目标：（1）我们使用静态信息来节流处理器资源，（2）我们结合架构特性来直接支持静态编译器管理的操作模式，（3）我们利用推测性静态信息来支持（1）和（2）。 我们已经证明，在一些处理器架构域，我们的方法是可行的，可以很容易地实现，而且相当大的节能，超出了什么将是可能的与电路和架构技术单独，可以实现。我们估计，如果我们的技术相结合，可以给一个额外的30%或更多的节能相比，国家的最先进的低功耗设计，而不显著影响性能。